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1. 发明申请

WO2003061122A3 DIFFERENTIAL AMPLIFIER CIRCUIT FOR REGENERATING COMPLEMENTARY DIGITAL SIGNALS 审中-公开
公开(公告)号：WO2003061122A3
公开(公告)日：2003-07-24
申请号：PCT/IB2002/005619
申请日：2002-12-18
申请人： KONINKLIJKE PHILIPS ELECTRONICS N.V. , GASMI, Ahmed , HOURANY, Jean
发明人： GASMI, Ahmed , HOURANY, Jean
IPC分类号： H03K19/185
摘要： An amplifier circuit for regenerating complementary digital signals which comprises a differential pair of transistors (T5, T6). This circuit also comprises a pair of push-pull amplifiers (12a, 12b) which consists of a first and a second push-pull amplifier having a first and a second low input (L, Lb) which are coupled to a source for the input signal and its complement, respectively, a first and a second high input (H, Hb) which are coupled to a source of the complementary input signal and to a source of the input signal, respectively, a first and a second output (13a, 13b) which supply, under a low impedance and during switching, brief and intense current pulses of said complementary input signals of increased amplitude in order to apply these pulses to the first and second control inputs (1a, 1b) of the first and second transistors (T5, T6) of the differential pair, respectively.

2. 发明申请

WO2011142067A1 不揮発論理回路を駆動する方法审中-公开
标题翻译：驱动非易失逻辑电路的方法
公开(公告)号：WO2011142067A1
公开(公告)日：2011-11-17
申请号：PCT/JP2011/001116
申请日：2011-02-25
申请人：パナソニック株式会社 , 金子幸広
发明人：金子　幸広
IPC分类号： H03K19/185 , H01L21/822 , H01L27/04 , H03K19/20
CPC分类号： H01L27/10 , G11C11/22 , H01L27/101 , H01L27/11502
摘要：　不揮発論理回路(20)では、強誘電体膜(13)の長手方向に沿って、第１の入力電極(17a)および第２の入力電極(17b)は、電源電極(15)および出力電極(16)の間に挟まれている。当該長手方向に直交する方向に沿って、第１の入力電極(17a)は第２の入力電極(17b)に隣接する。本発明の不揮発論理回路(20)の駆動方法は、４つの状態から選択される１つの状態を当該状態に応じてそれぞれ規定された電圧Ｖ１、Ｖａ、およびＶｂをそれぞれ制御電極(12)、第１の入力電極(17a)、および第２の入力電極(17b)に印加して不揮発論理回路(20)に書き込む工程と、電源電極(15)および出力電極(16)の間に電圧を印加することによって生じた電流に基づいて高抵抗状態または低抵抗状態のどちらを不揮発論理回路(20)が有するかを決定する工程と、を具備する。
摘要翻译：在非易失性逻辑电路（20）中，沿着铁电体膜（13）的长度方向，将第一输入电极（17a）和第二输入电极（17b）夹在电源电极（15）和输出电极（16）。沿垂直于纵向的方向，第一输入电极（17a）与第二输入电极（17b）相邻。公开的驱动非易失性逻辑电路（20）的方法具有通过施加电压V1，Va和Vb将从四种状态中选出的一种状态写入非易失性逻辑电路（20）的步骤根据选择的状态对控制电极（12），第一输入电极（17a）和第二输入电极（17b）中的每一个进行控制。以及基于通过在电源电极（15）之间施加电压而产生的电流来确定非易失性逻辑电路（20）将具有的高电阻状态或低电阻状态中的哪一个的步骤）和输出电极（16）。

3. 发明申请

WO2007092548A1 LEVEL SHIFTING MULTIPLEXING CIRCUIT FOR CONNECTING A TWO CONDUCTOR FULL DUPLEX BUS TO A BIDIRECTIONAL SINGLE CONDUCTOR BUS 审中-公开
标题翻译：用于将两个导体全双工总线连接到双向单向导体总线的水平移位多路复用电路
公开(公告)号：WO2007092548A1
公开(公告)日：2007-08-16
申请号：PCT/US2007/003349
申请日：2007-02-07
申请人： KYOCERA WIRELESS CORP. , TAYLOR, John, Philip
发明人： TAYLOR, John, Philip
IPC分类号： H03K19/185 , G06F13/40
CPC分类号： H03K19/01759 , G06F13/4072 , H03K17/002 , H04L5/14 , H04L5/1461 , H04L5/16 , H04L25/0272
摘要： A level shifting multiplexing circuit provides an interface between a two conductor full duplex bus (two conductor bus 102) and a single conductor bidirectional half duplex bus (single conductor bus 106) where the two conductor bus (102) is operates at a first supply voltage (VDDl) and the single conductor bus (106) operates at a second supply voltage (VDD2). A first switching circuit (116) connected between the single conductor bus (105) and the reception conductor (112) of the two conductor bus (102) is configured to provide a low logic signal to the reception conductor (112) when a first switching voltage threshold is exceeded and to provide a high logic signal, otherwise. A second switching circuit (118) connected between the single conductor bus (106) and the transmission conductor (110) of the two conductor bus (102) is configured to provide a voltage less than the first switching voltage threshold when voltage at the transmission conductor (110) exceeds a second switching voltage threshold unless a high logic signal is received on the single conductor bus (106). The second switching circuit (118) is further configured to provide a voltage greater than the first switching voltage when the transmission conductor voltage exceeds the second switching voltage threshold unless a low logic signal is received on the single conductor bus (106).
摘要翻译：电平转换多路复用电路提供两导体全双工总线（两导体总线102）和单导体双向半双工总线（单导体总线106）之间的接口，其中两个导体总线（102）以第一电源电压（VDD1）和单导体总线（106）工作在第二电源电压（VDD2）。连接在单导体总线（105）和两个导体总线（102）的接收导体（112）之间的第一开关电路（116）被配置为当第一开关（112）向接收导体（112）提供低逻辑信号超过电压阈值并提供高逻辑信号，否则。连接在单导体总线（106）和两个导体总线（102）的传输导体（110）之间的第二开关电路（118）被配置为当传输导体上的电压时提供小于第一开关电压阈值的电压（110）超过第二开关电压阈值，除非在单导体总线（106）上接收到高逻辑信号。第二开关电路（118）还被配置为当发送导体电压超过第二开关电压阈值时提供大于第一开关电压的电压，除非在单导体总线（106）上接收到低逻辑信号。

4. 发明申请

WO2002103909A1 GAIN COMPENSATION AND BIAS CURRENT CONTROL IN AN LVDS CIRCUIT 审中-公开
标题翻译： LVDS电路中的增益补偿和偏置电流控制
公开(公告)号：WO2002103909A1
公开(公告)日：2002-12-27
申请号：PCT/US2002/018730
申请日：2002-06-14
申请人： NURLOGIC DESIGN, INC.
发明人： HOANG, Chinh, L.
IPC分类号： H03K19/185
CPC分类号： H03K19/018528 , H04L25/0276 , H04L25/0292
摘要： A low voltage differential signaling receiver includes a gain compensation and control circuit having a low common mode compensation circuit and a high common mode compensation circuit. A control circuit is coupled to both compensation circuits and senses the operation of one to control the operation of the other. The operation of the compensation circuits ensures that differential signals having a wide range of common mode input voltages are accurately detected by the receiver. The control circuit serves to keep the combined operation of the compensation circuits stable over the wide range of common mode input voltages.
摘要翻译：低压差分信号接收机包括具有低共模补偿电路和高共模补偿电路的增益补偿和控制电路。控制电路耦合到两个补偿电路，并且感测一个控制电路的操作以控制另一个的操作。补偿电路的动作确保接收机能准确地检测出具有宽范围的共模输入电压的差分信号。控制电路用于在宽范围的共模输入电压下保持补偿电路的组合操作稳定。

5. 发明申请

WO2022126892A1 Serdes接口电路审中-公开
公开(公告)号：WO2022126892A1
公开(公告)日：2022-06-23
申请号：PCT/CN2021/082546
申请日：2021-03-24
申请人：深圳市紫光同创电子有限公司
发明人：袁磊 , 宣学雷 , 李宁
IPC分类号： H03K19/185
摘要：一种Serdes接口电路，包括若干接收网桥单元，接收网桥单元包括，对齐调整模块，用于接收Serdes接口各个通道中解码后的解码数据，将解码数据调整到对齐状态，并输出对齐状态数据；补偿频差删除模块，用于对对齐状态数据中的特殊字符skip pattern进行删除操作，并将补偿频差删除数据写入FIFO缓存；数据调整模块，用于对FIFO的读出数据进行数据调整，并输出调整数据；补偿频差补位模块，用于对调整数据进行插入操作，并输出对齐调整数据；状态发生模块，用于控制多通道对齐，并判断是否完成对齐。该接口电路消除了误码导致的各个通道内特殊字符Apattern间隔改变的影响，保证了数据对齐的顺利完成，提高了Serdes的传输性能以及系统工作的稳定性。

6. 发明申请

WO2022041582A1 一种驱动电路和驱动方法审中-公开
公开(公告)号：WO2022041582A1
公开(公告)日：2022-03-03
申请号：PCT/CN2020/136586
申请日：2020-12-15
申请人：宁波飞芯电子科技有限公司
发明人：雷述宇
IPC分类号： H03K19/185
摘要：一种驱动电路，包括：目标波形转化部，配置成将目标波形信息转化为电流或电压信号；转化后的所述电流或电压信号输出至第一采样电路和第二采样电路；运算模块，所述运算模块依照所述第一采样电路和所述第二采样电路的输出结果输出动作指令；TDC模块，依照所述运算模块输出的动作指令输出计数区间的时间参数。通过该电路可以自动地获取到预定区间的时间信息，例如上升沿或者下降沿的时间信息，从而可用于校准发射或者在飞行时间测距方案中校准最终的测距结果，使得发射源发射光波形更准确或者测距结果更准确。

7. 发明申请

WO2017144862A1 MEMRISTOR BASED LOGIC GATE 审中-公开
标题翻译：基于MEMRISTOR的逻辑门
公开(公告)号：WO2017144862A1
公开(公告)日：2017-08-31
申请号：PCT/GB2017/050431
申请日：2017-02-20
申请人： OXFORD BROOKES UNIVERSITY
发明人： JABIR, Abusaleh Muhammad , YANG, Xiaohan , ADEYEMO, Adedotun Adedeji
IPC分类号： G11C13/00 , H03K19/185 , H03K19/19
CPC分类号： G11C13/0007 , G06F7/501 , H03K19/017509 , H03K19/173 , H03K19/20 , H03K19/21
摘要： A logic gate comprises a first input (A) and a second input (B), and further comprises a first memristor (M 1 ), a second memristor (M 2 ), a third memristor (M 3 ), and a fourth memristor (M 4 ), each memristor having a positive terminal and a negative terminal. The logic gate also comprises a first output (12) and a second output (14). The memristors are connected in a bridge arrangement whereby: the negative terminal of the first memristor and the positive terminal of the second memristor are connected in common to the first input;the negative terminal of the third memristor and the positive terminal of the fourth memristor are connected in common to the second input; the negative terminal of the second memristor and the negative terminal of the fourth memristor are connected in common to the first output; and the positive terminal of the first memristor and the positive terminal of the third memristor are connected in common to the second output. In use, the voltage of at least one of the outputs, or the voltage difference between the first and second outputs, corresponds to the result of a logic operation relative to voltages applied to the first and second inputs.
摘要翻译：逻辑门包括第一输入端（A）和第二输入端（B），并且还包括第一忆阻器（M 1），第二忆阻器（M 1），第三忆阻器（M 3）和第四忆阻器（M 4），每个忆阻器具有正端子和负端子。逻辑门还包括第一输出（12）和第二输出（14）。忆阻器以桥接方式连接，其中：第一忆阻器的负极端子和第二忆阻器的正极端子共同连接到第一输入端;第三忆阻器的负极端子和第四忆阻器的正极端子是共同连接到第二输入; 第二忆阻器的负端和第四忆阻器的负端共同连接到第一输出端; 并且第一忆阻器的正极端子和第三忆阻器的正极端子共同连接到第二输出端。在使用中，至少一个输出的电压或者第一和第二输出之间的电压差对应于相对于施加到第一和第二输入的电压的逻辑操作的结果。

8. 发明申请

WO9912170A3 A FERROELECTRIC DATA PROCESSING DEVICE 审中-公开
标题翻译：铁电数据处理装置
公开(公告)号：WO9912170A3
公开(公告)日：1999-05-06
申请号：PCT/NO9800237
申请日：1998-08-13
申请人： OPTICOM AS , GUDESEN HANS GUDE , NORDAL PER ERIK , LEISTAD GEIRR I
发明人： GUDESEN HANS GUDE , NORDAL PER-ERIK , LEISTAD GEIRR I
IPC分类号： G11C11/22 , H01L21/8246 , H01L27/06 , H01L27/105 , H01L27/115 , H03K19/177 , H03K19/185
CPC分类号： H01L27/11502 , G11C11/22 , H01L27/0688
摘要： In a ferroelectric data processing device for processing and/or storage of data with passive or electrical addressing a data-carrying medium is used in the form of a thin film (1) of ferroelectric material which by an applied electric field is polarized to determined polarization states or switched between these and is provided as a continuous layer in or adjacent to electrode structures in the form of a matrix. A logic element (4) is formed at the intersection between an x electrode (2) and a y electrode (3) of the electrode matrix. The logic element (4) is addressed by applying to the electrodes (2, 3) a voltage greater than the coercivity field of the ferroelectric material. Dependent on the polarization state and the form of the hysteresis loop of the ferroelectric material a distinct detection of the polarization state in the logic element (4) is obtained and it may also be possible to switch between the polarization states of the logic element, which hence may be used for implementing a bistable switch or a memory cell. The data processing device according to the invention may be stacked layerwise if the separate layers are separated by an electrical isolating layer and hence be used for implementing volumetric data processing devices.
摘要翻译：在用于处理和/或存储具有无源或电寻址数据的铁电数据处理设备中，以铁电材料的薄膜（1）的形式使用数据载体介质，所述铁电材料的薄膜（1）通过施加的电场被极化以确定极化状态或者在它们之间切换，并且以矩阵形式的电极结构中或附近的连续层提供。逻辑元件（4）形成在电极矩阵的x电极（2）和y电极（3）之间的交叉处。逻辑元件（4）通过向电极（2,3）施加大于铁电材料的矫顽力场的电压来寻址。取决于铁电材料的偏振态和磁滞回线的形式，可以获得逻辑元件（4）中偏振态的明显检测，并且还可以在逻辑元件的偏振态之间切换，其中因此可以用于实现双稳态开关或存储单元。如果分离的层被电隔离层隔开并且因此用于实现容积式数据处理设备，则根据本发明的数据处理设备可以层叠地层叠。

9. 发明申请

WO2022134454A1 驱动输出电路、芯片及驱动输出方法审中-公开
公开(公告)号：WO2022134454A1
公开(公告)日：2022-06-30
申请号：PCT/CN2021/095737
申请日：2021-05-25
申请人：澜起电子科技（昆山）有限公司
发明人：胡宗杰 , 顾宇非 , 陈磊
IPC分类号： H03K19/185
摘要：本发明提供一种驱动输出电路、芯片及驱动输出方法，所述驱动输出电路包括：计时模块，用于输出计时信号；自举模块，用于根据所述输入信号生成第一导通电压；电荷泵模块，用于根据所述计时信号生成第二导通电压；驱动模块，包括驱动上管以及与所述驱动上管连接的驱动下管，且所述驱动上管与所述驱动下管的连接点为信号输出端；所述第一导通电压和所述第二导通电压均用于使所述驱动上管和/或所述驱动下管导通，以使得所述信号输出端输出所述输出信号。本发明提供了一种动态混合驱动输出电路，并且可以同时兼顾栅氧可靠性和失电防漏电功能。

10. 发明申请

WO2022062276A1 接口电路及电子装置审中-公开
公开(公告)号：WO2022062276A1
公开(公告)日：2022-03-31
申请号：PCT/CN2021/070501
申请日：2021-01-06
申请人：中国电子科技集团公司第二十四研究所 , 重庆吉芯科技有限公司
发明人：李婷 , 胡刚毅 , 李儒章 , 张勇 , 倪亚波 , 付东兵 , 王健安 , 陈光炳
IPC分类号： H03K19/185
摘要：一种接口电路及电子装置，包括：可编程电流阵列（1），用于根据输入编码产生送往共模差模产生电路（2）的第一电流、第二电流，及根据输入编码产生送往驱动偏置产生电路（3）的第三电流、第四电流；共模差模产生电路（2），用于根据第一电流产生共模电压，及根据第二电流与共模电压产生高电平电压与低电平电压；驱动偏置产生电路（3），用于根据第三电流与第四电流模拟负载，结合所述负载、高电平电压与低电平电压产生偏置电压；输出驱动电路（4），用于将输入信号转换成共模电压和差模幅度都可配置的差分信号并输出。通过可编程电流阵列（1）与共模差模产生电路（2）两者之间的配合，使得输出的共模电压的大小与差模电压的幅度都可统一配置，满足了高性能集成电路的设计需求。

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