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1. 发明申请

WO2018002688A1 HEAD DROP SCHEDULER 审中-公开
标题翻译：头降调度器
公开(公告)号：WO2018002688A1
公开(公告)日：2018-01-04
申请号：PCT/IB2016/053836
申请日：2016-06-27
申请人： TELEFONAKTIEBOLAGET LM ERICSSON (PUBL)
发明人： BIEDERMAN, Daniel Christian , TANGIRALA, Ravi , DHRUVANARAYAN, Srivathsa
IPC分类号： H04L12/873 , H04L12/863 , H04L12/801 , H04L12/823
CPC分类号： H04L47/32 , H04L47/11 , H04L47/12 , H04L47/528 , H04L47/6215 , H04L47/6255 , H04L49/9089
摘要： A method and system to select a queue from which to discard a first data packet where there are insufficient storage resources in a queue data storage. The queue data storage includes a set of queues for at least one port of a network device. The method includes determining a guaranteed bandwidth for each queue in the set of queues for the at least one port, determining a depth for each queue of the set of queues and whether the depth is above a threshold minimum depth value, receiving at least a portion of a second data packet, and determining there is insufficient space in the queue data storage to store the received portion of the second data packet. A queue is selected from the set of queues to discard the first data packet where the selected queue is a lowest priority queue that meets or if no queue exceeds the threshold minimum depth value, selecting a lowest priority queue from queues that do not exceed the threshold minimum depth value, and the first data packet is discarded from the selected queue.
摘要翻译：在队列数据存储装置中存储有足够的存储资源的情况下，选择丢弃第一数据分组的队列的方法和系统。队列数据存储器包括用于网络设备的至少一个端口的一组队列。该方法包括确定用于至少一个端口的队列集合中的每个队列的保证带宽，确定队列集合中的每个队列的深度以及深度是否高于阈值最小深度值，接收至少一部分并且确定队列数据存储器中没有足够的空间来存储第二数据分组的接收部分。从该组队列中选择队列以丢弃第一数据分组，其中所选择的队列是满足的最低优先级队列或者如果没有队列超过阈值最小深度值，则从不超过阈值的队列中选择最低优先级队列最小深度值，并且第一个数据包从选择的队列中被丢弃。

2. 发明申请

WO2013051575A1 基地局及び通信制御方法审中-公开
标题翻译：基站和通信控制方法
公开(公告)号：WO2013051575A1
公开(公告)日：2013-04-11
申请号：PCT/JP2012/075550
申请日：2012-10-02
申请人：株式会社エヌ・ティ・ティ・ドコモ
发明人：内野　徹 , ウメシュ　アニール
IPC分类号： H04W28/14 , H04W88/08
CPC分类号： H04L49/9089
摘要：制御データや音声パケットなど、破棄による影響が大きいデータをより確実に移動局に送信し得る基地局及び通信制御方法を提供する。基地局100は、レイヤ２バッファ101に蓄えられているデータのうち、レイヤ２バッファ101から破棄するデータを制御すバッファ制御部103と、レイヤ２バッファ101に蓄えられているデータの種別を取得するデータ種別取得部105とを備える。バッファ制御部103は、データ種別取得部105によって取得されたデータの種別に基づいて、所定の種別のデータのみをレイヤ２バッファ101から破棄する。
摘要翻译：提供一种基站和通信控制方法，其能够更可靠地向移动台发送控制数据，语音分组以及其他受丢弃影响的数据。基站（100）包括：在存储在层2缓冲器（101）中的数据中，控制从层2缓冲器（101）中丢弃的数据的缓冲器控制单元（103）以及获取存储在层2缓冲器（101）中的数据的类型的数据类型获取单元（105）。缓冲器控制单元（103）基于由数据类型获取单元（105）获得的数据类型，仅从层2缓冲器（101）丢弃规定类型的数据。

3. 发明申请

WO2003036450A2 DRAM POWER MANAGEMENT 审中-公开
标题翻译： DRAM电源管理
公开(公告)号：WO2003036450A2
公开(公告)日：2003-05-01
申请号：PCT/US2002/033323
申请日：2002-10-18
申请人： SUN MICROSYSTEMS, INC.
发明人： KOHN, Leslie, D.
IPC分类号： G06F1/32
CPC分类号： H04L47/10 , G06F1/3203 , G06F1/3225 , G06F1/3275 , G06F3/1423 , G06F9/30007 , G06F9/30043 , G06F9/3851 , G06F9/3879 , G06F9/3891 , G06F11/108 , G06F12/0811 , G06F12/0813 , G06F12/084 , G06F13/1689 , G06F21/72 , G09G2352/00 , G09G2360/121 , G09G2370/022 , G09G2370/20 , G11C11/4074 , H04L29/06 , H04L45/745 , H04L47/2441 , H04L49/90 , H04L49/9057 , H04L49/9089 , H04L69/22 , Y02D10/13 , Y02D10/14
摘要： A system and method for limiting power consumption of a computer memory system. The system and method includes selecting a memory access rate. The selected memory access rate corresponds to a desired average memory power consumption rate. A first time interval is started as a current time interval. A memory system is accessed. If the memory access rate has not been exceeded, then the access is applied to the memory system. Alternatively, if the memory access rate has been exceeded, then the access is delayed until the current time interval has expired and a
摘要翻译：用于限制计算机存储器系统的功耗的系统和方法。该系统和方法包括选择存储器访问速率。选定的存储器访问速率对应于期望的平均存储器功耗速率。第一个时间间隔以当前时间间隔开始。存储器系统被访问。如果未超出内存访问速度，则访问将应用于内存系统。或者，如果超过了存储器访问速率，则访问被延迟直到当前时间间隔到期，并且

4. 发明申请

WO99016195A1 FULL-DUPLEX COMMUNICATION PROCESSOR 审中-公开
标题翻译：全双工通信处理器
公开(公告)号：WO99016195A1
公开(公告)日：1999-04-01
申请号：PCT/US1998/020003
申请日：1998-09-24
IPC分类号： G06F13/10 , G06F13/12 , H04L12/28 , H04L12/56 , H04L29/06 , H04L29/10 , H04J1/16 , H04B1/44 , H04L12/50 , H04Q11/00
CPC分类号： H04L49/901 , G06F13/124 , H04L12/2801 , H04L29/06 , H04L49/90 , H04L49/9089 , H04L69/12
摘要： A full duplex communication processor (20) simultaneously sends and receives frames of data and commands. Separate transmit (32) and receive (30) protocol engines are controlled by separate sequencers. This enables frames of data to be received and transmitted simultaneously without involving the CPU (40) on a frame-by-frame basis.
摘要翻译：全双工通信处理器（20）同时发送和接收数据帧和数据帧。独立的传输（32）和接收（30）协议引擎由独立的定序器控制。这使得数据帧能够同时接收和发送而不涉及CPU（40）在逐帧的基础上。

5. 发明申请

WO2018125464A1 FLEXIBLE PACKET PROCESSING 审中-公开
公开(公告)号：WO2018125464A1
公开(公告)日：2018-07-05
申请号：PCT/US2017/063449
申请日：2017-11-28
申请人： INTEL CORPORATION
发明人： BIEDERMAN, Dan , ORR, Michael
IPC分类号： H04L12/861 , H04L12/841 , H04L12/865
CPC分类号： H04L47/6275 , H04L49/9089 , H04L67/2842 , H04L69/22
摘要： Various systems and methods for implementing a flexible packet processing mechanism are provided herein. A network interface device for implementing flexible packet processing includes a packet parser to: receive a packet; and determine from analyzing the packet, a corresponding processing element that is used to process the packet; and a coordinator circuit to: determine whether the processing element is active in a computing unit; load the processing element when it is not active; and forward the packet to the processing element.

6. 发明申请

WO2014161578A1 VERFAHREN ZUR BEWERTUNG VON DATENPAKETEN IN EINEM KOMMUNIKATIONSNETZ 审中-公开
标题翻译：程序是用于评估数据报文通信网络
公开(公告)号：WO2014161578A1
公开(公告)日：2014-10-09
申请号：PCT/EP2013/057087
申请日：2013-04-04
申请人： SIEMENS AKTIENGESELLSCHAFT
发明人： KERSCHBAUM, Sven
IPC分类号： H04L12/801 , H04L12/813 , H04L12/835 , H04L12/841
CPC分类号： H04L47/30 , H04L47/12 , H04L47/17 , H04L47/20 , H04L47/286 , H04L49/9089
摘要： In üblichen Kommunikationsnetzen werden Datenpakete von Netzknoten zu Netzknoten übermittelt. Dabei wird in Kauf genommen, dass Pakete während des Transports verloren gehen und nochmals übertragen werden müssen. Das Verfahren und die Vorrichtung geben eine Strategie an, wie in dem Fall, dass Pakete in einem Netzknoten wegen mangelndem Speicher verworfen werden müssen, eine günstigere Auswahl getroffen werden kann, welche Pakete verworfen werden.
摘要翻译：在常规的通信网络中从网络节点的数据分组被发送到网络节点。在这种情况下，大家都认为包在运输过程中丢失，必须重传。该方法和装置提供了一种策略，如该分组必须在网络节点中由于缺少存储器被丢弃的情况下，更有利的选择可以做出哪些分组将被丢弃。

7. 发明申请

WO2004010288A1 METHOD AND APPARATUS FOR PIPELINED PROCESSING OF DATA PACKETS 审中-公开
标题翻译：数据包管理处理的方法与装置
公开(公告)号：WO2004010288A1
公开(公告)日：2004-01-29
申请号：PCT/SE2003/001197
申请日：2003-07-09
申请人： XELERATED AB , STRÖMQVIST, Thomas , NORDMARK, Gunnar , SVENSSON, Lars-Olof
发明人： STRÖMQVIST, Thomas , NORDMARK, Gunnar , SVENSSON, Lars-Olof
IPC分类号： G06F9/38
CPC分类号： G06F9/3879 , G06F15/7832 , H04L49/90 , H04L49/9089
摘要： The present invention relates to a method and apparatus for pipelined processing of data packets. A pipeline in a processor comprises an access point providing simultaneous access to one or more devices, said devices mainly for data processing operations not provided by the pipeline. The access point comprises at least one FIFO store for storing data entering the access point, a response FIFO store for storing responses received from the device(s), and a synchronisation mechanism adapted to synchronise the fetching of the first entry in the FIFO store(s) and the first entry in the response FIFO store. The synchronisation mechanism could advantageously be a fixed time delay mechanism. When the fixed time initiated by the fixed time delay mechanism has elapsed, the first response in the response FIFO store is merged into the data stored in the first entry in the FIFO store(s) for storing data entering the access point.
摘要翻译：本发明涉及数据包流水线处理的方法和装置。处理器中的管线包括提供对一个或多个设备的同时访问的接入点，所述设备主要用于不由管道提供的数据处理操作。接入点包括用于存储进入接入点的数据的至少一个FIFO存储器，用于存储从设备接收的响应的响应FIFO存储器，以及适于同步FIFO存储器中的第一条目的取出的同步机制（ s）和响应FIFO存储中的第一个条目。同步机制可以有利地是固定的时间延迟机制。当经过固定时间延迟机制启动的固定时间时，响应FIFO存储器中的第一响应被合并到存储在FIFO存储器中的第一条目中的数据中，用于存储进入接入点的数据。

8. 发明申请

WO01017178A1 METHOD AND APPARATUS FOR AN INTERLEAVED NON-BLOCKING PACKET BUFFER 审中-公开
标题翻译：用于隔离非阻塞式分组缓冲器的方法和装置
公开(公告)号：WO01017178A1
公开(公告)日：2001-03-08
申请号：PCT/CA2000/000946
申请日：2000-08-21
IPC分类号： G06F12/06 , H04L12/56
CPC分类号： G06F12/0607 , H04L49/103 , H04L49/1546 , H04L49/90 , H04L49/9036 , H04L49/9089
摘要： Memory interleaving is performed to increase bandwidth of a common memory in a non-blocking switch. The switch receives packets from a plurality of ingress ports, stores the packets in the common memory, and forwards the packets to a plurality of egress ports. The common memory is physically divided into two banks to provide two way interleaving. Two way interleaving is performed by reading a packet to be forwarded to an egress port from one bank concurrently with writing a packet received from an ingress port to the other bank. The common memory is physically divided into four banks to provide four way interleaving. Four way interleaving is performed by concurrently reading and writing two even banks or two odd banks. Bank balancing techniques are also provided to keep the banks of the common memory at the same level of occupancy.
摘要翻译：执行存储器交错以增加非阻塞交换机中的公共存储器的带宽。交换机从多个入口接收数据包，将数据包存储在公共存储器中，并将数据包转发到多个出口。公共存储器被物理地划分成两个存储体以提供双向交错。通过从一个存储体读取要从一个存储体转发到出口端口的数据包，同时将从入口端口接收到的数据包写入另一个存储体来进行双向交织。公共存储器被物理地分成四个存储体，以提供四路交错。通过同时读取和写入两个偶数银行或两个奇数行来执行四路交错。还提供银行平衡技术，以保持共同记忆库在相同的占用水平。

9. 发明申请

WO2018125465A1 FLEXIBLE PACKET SCHEDULING 审中-公开
公开(公告)号：WO2018125465A1
公开(公告)日：2018-07-05
申请号：PCT/US2017/063457
申请日：2017-11-28
申请人： INTEL CORPORATION
发明人： BIEDERMAN, Dan , ORR, Michael
IPC分类号： G06F13/16
CPC分类号： H04L47/6275 , H04L45/20 , H04L47/2458 , H04L47/32 , H04L47/6225 , H04L49/9089 , H04L67/2842 , H04L69/16 , H04L69/22
摘要： Various systems and methods for implementing flexible packet scheduling are provided herein. A network interface device for implementing flexible packet scheduling includes a packet parser to: receive a packet; determine from analyzing the packet, a corresponding processing element that is used to process the packet; and store the packet in a queue; and a coordinator circuit to: determine whether the processing element is active in a computing unit; and modify the priority of the packet in the queue based on whether the processing element is active in the computing unit.

10. 发明申请

WO03036902A2 METHOD AND APPARATUS FOR A PACKET CLASSIFIER 审中-公开
标题翻译：一种分组分类器的方法和装置
公开(公告)号：WO03036902A2
公开(公告)日：2003-05-01
申请号：PCT/US0233766
申请日：2002-10-21
申请人： SUN MICROSYSTEMS INC
发明人： KOHN LESLIE D , WONG MICHAEL K
IPC分类号： G06F12/00 , G06F1/32 , G06F9/30 , G06F9/38 , G06F9/46 , G06F11/10 , G06F12/08 , G06F12/16 , G06F13/00 , G06F13/14 , G06F13/16 , G06F13/38 , G06F15/16 , G06F15/167 , G06F15/173 , G06F15/78 , G06F21/00 , G09C1/00 , G11C11/4074 , H04L12/56 , H04L29/06 , H04L29/00
CPC分类号： H04L47/10 , G06F1/3203 , G06F1/3225 , G06F1/3275 , G06F3/1423 , G06F9/30007 , G06F9/30043 , G06F9/3851 , G06F9/3879 , G06F9/3891 , G06F11/108 , G06F12/0811 , G06F12/0813 , G06F12/084 , G06F13/1689 , G06F21/72 , G09G2352/00 , G09G2360/121 , G09G2370/022 , G09G2370/20 , G11C11/4074 , H04L29/06 , H04L45/745 , H04L47/2441 , H04L49/90 , H04L49/9057 , H04L49/9089 , H04L69/22 , Y02D10/13 , Y02D10/14
摘要： In one embodiment, a method for efficiently classifying packets for a multi-processor/multi-thread environment is provided. The method initiates with receiving a packet. Then, header information is extracted form the received packet. Next, a first hash value is calculated. Then, a field of interest in a lookup table is determined from the first hash value. Next, a second hash value is calculated. Then, the second hash value is compared to stored hash values in the field of interest of the lookup table to determine a match between the second hash value and one of the values in the field of interest of the lookup table. If there is a match, the received packet is transmitted to a processor corresponding to the one of the values in the row location of the lookup table. A network interface card and a system for efficiently classifying packets in a multicore/multithread environment are also provided.
摘要翻译：在一个实施例中，提供了一种用于对多处理器/多线程环境的分组进行有效分类的方法。该方法通过接收数据包发起。然后，从接收的分组提取报头信息。接下来，计算第一哈希值。然后，从第一哈希值确定查找表中的兴趣领域。接下来，计算第二哈希值。然后，将第二哈希值与查找表感兴趣的字段中的存储的哈希值进行比较，以确定第二哈希值与查找表感兴趣的领域中的值之一的匹配。如果存在匹配，则将接收到的分组发送到与查找表的行位置中的值之一相对应的处理器。还提供了一种网络接口卡和用于在多核/多线程环境中有效分类分组的系统。

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