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1. 发明申请

WO2017189497A1 HIGH SPEED SERIALIZER USING QUADRATURE CLOCKS 审中-公开
标题翻译：高速串行器使用快速时钟
公开(公告)号：WO2017189497A1
公开(公告)日：2017-11-02
申请号：PCT/US2017/029278
申请日：2017-04-25
申请人： MACOM CONNECTIVITY SOLUTIONS, LLC
发明人： GUPTA, Vijay , GUPTA, Tarun
IPC分类号： H04L7/04 , H04L7/00 , H04L25/02
CPC分类号： H04J3/0691 , H03M9/00 , H04J3/047 , H04J3/0682 , H04J3/0685 , H04L7/0037
摘要： Techniques efficiently serialize multiple data streams using quadrature clocks. Serializer employs first, second, third, and fourth clock signals. Serializer receives multiple data streams via registers, with each of four paths comprising a register, buffer, and switch, with registers of first and fourth paths associated with third clock signal, and registers of second and third paths associated with first clock signal, and with switches of first and fourth paths associated with first clock signal, and switches of second and third paths associated with third clock signal. Switches of first and second paths transfer respective data bits to fifth switch via another buffer, wherein fifth switch is associated with a delayed second clock signal of a time delay component (TDC). Switches of third and fourth paths transfer respective data bits to sixth switch via another buffer, wherein sixth switch is associated with a delayed fourth clock signal of TDC.
摘要翻译：技术使用正交时钟高效地串行化多个数据流。串行器采用第一，第二，第三和第四时钟信号。串行器经由寄存器接收多个数据流，其中四个路径中的每一个包括寄存器，缓冲器和开关，第一和第四路径的寄存器与第三时钟信号相关联，并且第二和第三路径的寄存器与第一时钟信号相关联，并且与与第一时钟信号相关联的第一和第四路径的开关以及与第三时钟信号相关联的第二和第三路径的开关。第一和第二路径的开关经由另一缓冲器将相应的数据位传送到第五开关，其中第五开关与时间延迟分量（TDC）的延迟的第二时钟信号相关联。第三和第四路径的开关经由另一缓冲器将相应的数据位传送到第六开关，其中第六开关与TDC的延迟的第四时钟信号相关联。

2. 发明申请

WO2017070593A2 APPARATUS AND METHODS FOR SYNCHRONIZING A CONTROLLER AND SENSORS 审中-公开
标题翻译：用于同步控制器和传感器的设备和方法
公开(公告)号：WO2017070593A2
公开(公告)日：2017-04-27
申请号：PCT/US2016/058289
申请日：2016-10-21
申请人： QUALCOMM INCORPORATED
发明人： PITIGOI-ARON, Radu , SHEYNBLAT, Leonid , PUIG, Carlos , BLACK, Justin , KULKARNI, Rashmi
IPC分类号： G06F1/12
CPC分类号： H04J3/0685 , G06F1/12 , G08C2201/20 , H04Q9/00
摘要： Disclosed are methods and apparatus for synchronizing a controller and sensors in a system. A timestamp is provided in a host controller of an interface event on an interface coupled with host controller through detecting a message from a sensor on the interface that identifies the issuance of the interface event caused by the sensor at a first time. In response, the controller issues first and second events on the interface at respective second and third times, while concurrently counting cycles of a clock in the controller after each issuance. The controller also receives a first and second sensor counts representing the internal sensor clock times noted for the first and second events. The controller may then accurately calculate the timestamp of the interface event corresponding to the first time based on both internal controller counts and the sensor counts without needing a timestamp from the sensor directly.
摘要翻译：公开了用于同步系统中的控制器和传感器的方法和设备。在与主控制器耦合的接口上的接口事件的主控制器中通过检测来自接口上的传感器的消息来提供时间戳，所述消息识别第一时间由传感器引起的接口事件的发布。作为响应，控制器分别在第二次和第三次在接口上发布第一和第二事件，同时在每次发布之后对控制器中的时钟周期进行计数。该控制器还接收第一和第二传感器计数，该第一和第二传感器计数表示针对第一和第二事件记录的内部传感器时钟时间。然后，控制器可以基于内部控制器计数和传感器计数精确地计算与第一次对应的接口事件的时间戳，而不需要直接来自传感器的时间戳。

3. 发明申请

WO2016015769A1 VERFAHREN ZUM ÜBERTRAGEN VON ZEITSYNCHRONISATIONSNACHRICHTEN IN EINEM KOMMUNIKATIONSNETZWERK, NETZWERKKOMPONENTE UND KOMMUNIKATIONSNETZWERK 审中-公开
标题翻译：方法转回的时间同步消息在通信网络，网络组件通信网络
公开(公告)号：WO2016015769A1
公开(公告)日：2016-02-04
申请号：PCT/EP2014/066495
申请日：2014-07-31
申请人： SIEMENS AKTIENGESELLSCHAFT
发明人： HEINE, Holger
IPC分类号： H04J3/06 , H04L12/801
CPC分类号： H04J3/0635 , H04B7/269 , H04J3/0652 , H04J3/0667 , H04J3/0673 , H04J3/0685 , H04L7/04 , H04L47/10 , H04N21/4305 , H04W56/00
摘要： Die Erfindung betrifft ein Verfahren zum Übertragen von Zeitsynchronisationsnachrichten in einem Kommunikationsnetzwerk (10, 20) zwischen einer Master-Uhr (11, 21) und einer mit der Uhrzeit der Master-Uhr (11, 21) zu synchronisierenden Slave-Uhr (12a-e, 22a-e), wobei eine Netzwerkkomponente (13, 23) des Kommunikationsnetzwerks (10, 20), die zumindest zwei Ports (14) aufweist, die Zeitsynchronisationsnachrichten an einem Port empfängt und über einen anderen Port versendet, die Netzwerkkomponente (13, 23) mittels einer internen Uhr eine Verweildauer einer jeweiligen Zeitsynchronisationsnachricht zwischen dem Empfangen und dem Versenden ermittelt und eine die Verweildauer angebende Verweildauer-Information an die Slave-Uhr (12a-e, 22a-e) übermittelt, und die Slave-Uhr (12a-e, 22a-e) eine Synchronisierung auf die Master-Uhr (11, 21) unter Verwendung der jeweiligen empfangenen Zeitsynchronisationsnachrichten und der jeweils zugehörigen Verweildauer-Information durchführt. Um eine möglichst genaue Ermittlung der Verweildauer-Information in einer Netzwerkkomponente unter Verwendung einer internen Uhr mit vergleichsweise geringerer Genauigkeit durchführen zu können, wird vorgeschlagen, dass die Netzwerkkomponente (10, 20) innerhalb eines Zeitraumes, in dem sie einen Empfang einer Zeitsynchronisationsnachricht erwartet, das Versenden von anderen Nachrichten, die keine Zeitsynchronisationsnachrichten sind, aussetzt. Die Erfindung betrifft auch eine entsprechende Netzwerkkomponente (13, 23) und ein Kommunikationsnetzwerk (10, 20) zum Übertragen von Zeitsynchronisationsnachrichten.
摘要翻译：本发明涉及一种方法，用于在主时钟（11，21）之间的通信网络（10，20）发送的时间同步信息和所述主时钟（11，21）的时间同步的时钟从设备（12A-E ，22A-E），其中所述通信网络（具有至少两个端口（一个网络部件（13，23）10，20）14），接收一个端口上的时间同步信息和发送通过一个不同的端口，所述网络组件（13，23 ）由内部时钟，接收之间的相应时间同步消息的停留时间和发送和发送的停留时间（表示停留时间信息从时钟12A-E，22A-E），和从时钟（12A-E来确定，22A-E）同步到主时钟（11，21）使用相应的接收到的时间同步消息和分别相关联的保持信息被执行。为了能够执行使用内部时钟以相对较低的精确度中的网络部件中的停留时间信息的最准确的确定，所以建议的周期中它等待接收时间同步消息中的所述网络组件（10，20），发送是没有时间同步消息自曝其他消息。本发明还涉及一种相应的网络部件（13，23）和用于发送所述时间同步消息的通信网络（10，20）。

4. 发明申请

WO2015065543A1 SERDES RECEIVER OVERSAMPLING RATE 审中-公开
标题翻译： SERDES接收器超频率
公开(公告)号：WO2015065543A1
公开(公告)日：2015-05-07
申请号：PCT/US2014/046020
申请日：2014-07-09
申请人： XILINX, INC.
发明人： NOVELLINI, Paolo , TORZA, Anthony
IPC分类号： G11C19/00 , H03M9/00
CPC分类号： G06F13/4282 , H03M9/00 , H04J3/0685 , H04L25/14
摘要： An apparatus relates generally to serializer-deserializers. In such an apparatus, a first serializer-deserializer (210) has a first data path (251) and a data eye path (252). The first data path is coupled to a first data out interface (241) of the first serializer-deserializer. A second serializer-deserializer (211) has a second data path (261). The second data path is coupled to a second data out interface (242) of the second serializer-deserializer. The data eye path of the first serializer-deserializer is coupled (220, 230) to the second data path of the second serializer-deserializer. Related methods are also described.
摘要翻译：一种装置一般涉及串行器 - 解串器。在这种装置中，第一串行器 - 解串器（210）具有第一数据路径（251）和数据眼路径（252）。第一数据路径耦合到第一串行器 - 解串器的第一数据输出接口（241）。第二串行器 - 解串器（211）具有第二数据路径（261）。第二数据路径耦合到第二串行器 - 解串器的第二数据输出接口（242）。第一串行器 - 解串器的数据眼路径耦合（220,230）到第二串行器 - 解串器的第二数据路径。还描述了相关方法。

5. 发明申请

WO2015063815A1 信号処理装置审中-公开
标题翻译：信号处理装置
公开(公告)号：WO2015063815A1
公开(公告)日：2015-05-07
申请号：PCT/JP2013/006451
申请日：2013-10-31
申请人：三菱電機株式会社
发明人：元濱　努
IPC分类号： H04L7/00 , H02H3/28
CPC分类号： H02H3/28 , H04J3/0685 , H04J3/0688
摘要：　外部からの同期信号２００と内部で生成される動作クロックカウント６００とのクロック偏差を計算するクロック偏差測定部１０３と、前記クロック偏差から算出された補正データを用いて補正されたサンプリングタイミングを出力するサンプリングタイミング補正部１０４と、前記補正データを記録する補正データ記録部１０５と、前記同期信号の有無と前記補正データおよびシステムの初期設定情報から同期状態を判定する同期状態判定部１０９を備える。
摘要翻译：在本发明中，提供了一种用于计算来自外部的同步信号（200）与内部产生的操作时钟计数（600）之间的时钟偏差的时钟偏差测量单元（103）使用从时钟偏差计算的校正数据的采样定时校正单元（104）输出校正后的采样定时; 校正数据记录单元，记录校正数据; 以及基于同步信号的存在或不存在以及系统的校正数据和初始设置信息来确定同步状态的同步状态确定单元（109）。

6. 发明申请

WO2014068546A1 SYSTEMS AND METHODS FOR MAINTAINING TIME STAMPING ACCURACY TO MEET A NON-LINEAR TIME DRIFT CONSTRAINT 审中-公开
标题翻译：维持时间戳精度的系统和方法达到非线性时间限制约束
公开(公告)号：WO2014068546A1
公开(公告)日：2014-05-08
申请号：PCT/IB2013/059917
申请日：2013-11-05
申请人： TELEFONAKTIEBOLAGET L M ERICSSON (PUBL)
发明人： SIOMINA, Iana , KAZMI, Muhammad
IPC分类号： H04W56/00 , H04W52/02 , H04J3/06 , H04W24/02 , H04W52/00 , G06F1/14
CPC分类号： H04W24/10 , H04J3/0685 , H04W24/02 , H04W52/0287 , H04W56/00
摘要： Systems and methods for maintaining time stamping accuracy are disclosed. In one embodiment, a wireless device (14) in a cellular communications network (10) logs data to provide a log. The wireless device (14) maintains an accuracy of time stamping for the log to meet, or satisfy, a non-linear time drift constraint. In one embodiment, the log is one or more of a Radio Resource Control (RRC) connection establishment failure log, a radio link failure log, a random access failure log, a paging channel failure log, a broadcast channel failure log, data related to failure of one or more specific channels, and a radio measurement. In another embodiment, the log is a Minimization of Drive Tests (MDT) log.
摘要翻译：公开了用于维持时间戳精度的系统和方法。在一个实施例中，蜂窝通信网络（10）中的无线设备（14）记录数据以提供日志。无线设备（14）保持日志的时间戳的精度以满足或满足非线性时间漂移约束。在一个实施例中，日志是无线电资源控制（RRC）连接建立失败日志，无线电链路故障日志，随机接入失败日志，寻呼信道故障日志，广播信道故障日志，与一个或多个特定通道的故障，以及无线电测量。在另一个实施例中，日志是驱动测试（MDT）日志的最小化。

7. 发明申请

WO2013189397A2 MULTI-MODE TERMINAL AND HANDOVER METHOD FOR MULTI-MODE TERMINAL 审中-公开
标题翻译：多模终端的多模终端和切换方法
公开(公告)号：WO2013189397A2
公开(公告)日：2013-12-27
申请号：PCT/CN2013081946
申请日：2013-08-21
申请人： ZTE CORP
发明人： ZHOU ZHENGLIN
IPC分类号： H04W8/18
CPC分类号： H04W88/06 , H04B1/0064 , H04J3/0685 , H04W36/0022 , H04W36/34
摘要： A multi-mode terminal and a handover method for a multi-mode terminal. The multi-mode terminal comprises: a power source management chip, a digital baseband chip, a first radio frequency chip, a second radio frequency chip, a first card slot, a second card slot, a first clock source, and a second clock source. The power source management chip is connected to the digital baseband chip, the first card slot, and the second card slot. The digital baseband chip is further connected to the first card slot and the second card slot, and is connected to the first radio frequency chip and the second radio frequency chip through an in-phase/orthogonal I/Q data line and a control line, respectively. The first clock source is connected to the first radio frequency chip and provides a reference clock to the first radio frequency chip. The second clock source is connected to the second radio frequency chip and provides a reference clock to the second radio frequency chip. A clock path is further connected between the first radio frequency chip and the second radio frequency chip. The first radio frequency chip provides an output clock to the second radio frequency chip through the clock path to serve as the reference clock for the second radio frequency chip.
摘要翻译：一种用于多模终端的多模终端和切换方法。多模终端包括：电源管理芯片，数字基带芯片，第一射频芯片，第二射频芯片，第一卡槽，第二卡槽，第一时钟源和第二时钟源。电源管理芯片连接到数字基带芯片，第一个卡槽和第二个卡槽。数字基带芯片还连接到第一卡槽和第二卡槽，并通过同相/正交I / Q数据线和控制线连接到第一射频芯片和第二射频芯片，分别。第一时钟源连接到第一射频芯片，并向第一射频芯片提供参考时钟。第二时钟源连接到第二射频芯片，并向第二射频芯片提供参考时钟。时钟路径进一步连接在第一射频芯片和第二射频芯片之间。第一射频芯片通过时钟路径向第二射频芯片提供输出时钟，以用作第二射频芯片的参考时钟。

8. 发明申请

WO2013154025A1 情報処理装置および方法、並びに、プログラム审中-公开
标题翻译：信息处理设备和方法，程序
公开(公告)号：WO2013154025A1
公开(公告)日：2013-10-17
申请号：PCT/JP2013/060361
申请日：2013-04-04
申请人：ソニー株式会社
发明人：石見　英輝 , 宗像　保 , 大川　寛
IPC分类号： H04L7/00 , H04N7/173 , H04N7/26
CPC分类号： H04N5/067 , H04J3/0685 , H04L1/00 , H04N19/61 , H04N21/4126
摘要：　本技術は、画像データ伝送における映像同期をより容易に制御することができるようにする情報処理装置および方法、並びに、プログラムに関する。本技術の情報処理装置は、画像データ伝送の遅延時間に基づいて、前記画像データを伝送するネットワークの同期タイミングと前記画像データの同期タイミングとの間の同期を解除する同期解除部と、前記同期解除部により前記ネットワークの同期タイミングとの同期が解除された前記画像データの同期タイミングを調整する調整部と、前記調整部により調整された前記画像データの同期タイミングを、前記ネットワークの同期タイミングに同期させる同期接続部とを備える情報処理装置である。本技術は、例えば、情報処理装置に適用することができる。
摘要翻译：本发明涉及一种信息处理设备和方法以及程序，其中可以在传送图像数据时容易地同步视频。该信息处理装置设置有：同步消除单元，用于基于图像数据传送期间的延迟时间，消除传送图像数据的网络的同步定时与图像数据的同步定时之间的同步 ; 用于通过同步取消单元来调整与网络的同步定时同步的图像数据的同步定时的调整单元; 以及同步连接单元，用于使通过调整单元调整的图像数据的同步定时与网络的同步定时同步。本发明可以应用于例如信息处理单元。

9. 发明申请

WO2013052226A1 EGRESS CLOCK DOMAIN SYNCHRONIZATION TO MULTIPLE INGRESS CLOCKS 审中-公开
标题翻译： EGR时钟域同步到多个生成时钟
公开(公告)号：WO2013052226A1
公开(公告)日：2013-04-11
申请号：PCT/US2012/053721
申请日：2012-09-05
申请人： CISCO TECHNOLOGY, INC. , CHIESA, Luca Della , BINETTI, Stefano , LOPRIENO, Gilberto
发明人： CHIESA, Luca Della , BINETTI, Stefano , LOPRIENO, Gilberto
IPC分类号： H04J3/06
CPC分类号： H04J3/0685 , H04J3/0664 , H04J3/0688 , H04J3/0697 , H04J2203/0012 , H04J2203/0082
摘要： Synchronization techniques for multiple clock domains from two or more clients or common pluggable interfaces connected to multiple interfaces on one or more ingress line cards to multiple interfaces on one or more egress line cards are provided. The plurality of clock domain information from the clients that are connected on the ingress side is transmitted to the egress line cards. Two or more egress interfaces generate different clocks that are synchronized to the multiple clock domains.
摘要翻译：提供了来自两个或多个客户端的多个时钟域的同步技术或者连接到一个或多个入口线卡上的多个接口到一个或多个出口线卡上的多个接口的通用可插拔接口。来自连接在入口侧的客户端的多个时钟域信息被发送到出口线路卡。两个或多个出口接口产生与多个时钟域同步的不同时钟。

10. 发明申请

WO2012071977A1 一种机架内的时间同步方法及设备审中-公开
公开(公告)号：WO2012071977A1
公开(公告)日：2012-06-07
申请号：PCT/CN2011/082105
申请日：2011-11-11
申请人：中兴通讯股份有限公司 , 陈晖
发明人：陈晖
IPC分类号： H04W56/00
CPC分类号： H04W56/00 , H04J3/0685
摘要：本发明公开了一种机架内的时间同步方法及设备，包括：在第一信号线上，发送侧用同步脉冲的上升沿向接收侧指示将开始数据传送；在第二信号线上，发送侧以大于nHz的频率向接收侧传输脉冲信号，n大于1；在第三信号线上，发送侧在同步脉冲处于高电平的有效状态后当第二信号线上的信号处于下降沿时发送时间值数据，接收侧在接收到指示后当第二信号线上的信号处于上升沿时采样时间值数据；接收侧在时间值接收完毕后，根据接收的时间值对本地时钟进行校正。本发明累计误差小，精度高，对硬件资源要求不高。总体来说简便可靠，比较容易实现。

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