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1. 发明申请

WO2009016704A1 可変遅延回路、可変遅延回路制御方法及び入出力回路审中-公开
标题翻译：可变延迟电路，可变延迟电路控制方法，输入和输出电路
公开(公告)号：WO2009016704A1
公开(公告)日：2009-02-05
申请号：PCT/JP2007/064801
申请日：2007-07-27
申请人：富士通株式会社 , 西山龍一 , 柴山直也
发明人：西山龍一 , 柴山直也
IPC分类号： H03K5/13 , G01R31/26
CPC分类号： H03L7/087 , H03K5/133 , H03K2005/00032 , H03K2005/00058 , H03K2005/00071 , H03K2005/00104 , H03K2005/00221 , H03L7/0814
摘要：　基準信号が入力されると共に該入力に遅延を与えた第１遅延信号を出力する第１遅延部と、第１遅延部と同一の構成を有し、基準信号が入力されると共に該入力に遅延を与えた第２遅延信号を出力する第２遅延部と、第１遅延部又は第２遅延部のいずれか一方に他方と異なる大きさの容量負荷を設定する第１容量負荷設定部と、第１遅延信号と第２遅延信号との位相関係を判定する第１位相判定部と、第１位相判定部による位相判定結果に基づいて、第１遅延部の遅延時間と第２遅延部の遅延時間との差が所定値になるように、第１遅延部又は第２遅延部に対して同一の駆動能力を設定する駆動能力設定部とを備えた。
摘要翻译：可变延迟电路包括：第一延迟单元，参考信号被输入到该第一延迟单元，并且输出给输入延迟的第一延迟信号;第二延迟单元，具有与第一延迟单元相同的结构，参考信号输出给输入延迟的第二延迟信号;第一内容负载设定单元，用于在第一延迟单元和第二延迟单元之一中设置与另一个尺寸不同的内容负载，第一相位确定单元，用于确定第一延迟信号和第二延迟信号之间的相位关系，以及驱动性能设置单元，用于将相同的驱动性能设置到第一延迟单元或第二延迟单元，使得延迟时间并且第二延迟单元的延迟时间被设置为基于由第一相位确定单元提供的相位确定结果的预定值。

2. 发明申请

WO2008023624A1 可変遅延回路、タイミング発生器及び半導体試験装置审中-公开
标题翻译：可变延迟电路，时序发生器和半导体测试装置
公开(公告)号：WO2008023624A1
公开(公告)日：2008-02-28
申请号：PCT/JP2007/065917
申请日：2007-08-15
申请人：株式会社アドバンテスト , 須田昌克
发明人：須田昌克
IPC分类号： H03K5/13 , G01R31/3183 , H03K5/00
CPC分类号： G01R31/3016 , G01R31/31922 , G01R31/31937 , H03K5/133 , H03K2005/00032
摘要：　遅延素子１段で得られる遅延量を多くして、タイミング信号に付与される遅延量の精度を向上させる。　遅延設定データＤａｔａにもとづく電流Ｉｄを流すＤＡコンバータ５１と、電流Ｉｄの値にもとづく遅延量Ｔｐｄを所定の信号に与えて出力する遅延素子５３と、ＤＡコンバータ５１に流れる電流量と遅延素子５３で流れる電流量が同じとなるように接続されたバイアス回路５２とを備えた可変遅延回路５０であって、遅延設定データＤａｔａと電流Ｉｄとが双曲線（反比例）の関係となるＤＡコンバータ５１を備えた。これにより、遅延設定データＤａｔａと遅延量Ｔｐｄとの関係を直線（リニア）にすることができ、遅延素子１段で得られる遅延量を広くすることができる。
摘要翻译：通过增加由延迟元件的单级获得的延迟量来提高赋予定时信号的延迟量的精度。可变延迟电路（50）包括基于延迟设定数据（Data）流过电流（Id）的D / A转换器（51）。延迟元件（53），其将基于电流（Id）的值的延迟量（Tpd）赋予预定信号以输出; 以及偏置电路（52），其连接成使得流过D / A转换器（51）的电流量等于流过延迟元件（53）的电流的量。 D / A转换器（51）在延迟设置数据（Data）和当前（Id）之间提供双曲（反比例）关系。这可以在延迟设置数据（Data）和延迟量（Tpd）之间提供线性关系，从而加宽由单级延迟元件获得的延迟量。

3. 发明申请

WO2005038636A1 LOW-POWER DIRECT DIGITAL SYNTHESIZER WITH ANALOG INTERPOLATION 审中-公开
标题翻译：具有模拟插值功能的低功耗直接数字合成器
公开(公告)号：WO2005038636A1
公开(公告)日：2005-04-28
申请号：PCT/US2004/034241
申请日：2004-10-14
申请人： QUALCOMM INCORPORATED , FAHIM, Amr M.
发明人： FAHIM, Amr M.
IPC分类号： G06F1/02
CPC分类号： G06F1/022 , G06F1/08 , G06F2211/902 , H03K5/135 , H03K5/1565 , H03K2005/00032 , H03K2005/00071 , H03L7/0814
摘要： An MN counter with analog interpolation (an "MNA counter") includes an MN counter, a multiplier, a delay generator, and a current generator. The MN counter receives an input clock signal and M and N values, accumulates M for each input clock cycle using a modulo-N accumulator, and provides an accumulator value and a counter signal with the desired frequency. The multiplier multiplies the accumulator value with an inverse of M and provides an L-bit control signal. The current generator implements a current locked loop that provides a reference current for the delay generator. The delay generator is implemented with a differential design, receives the counter signal and the L-bit control signal, compares a differential signal generated based on the counter and control signals, and provides the output clock signal. The leading edges of the output clock signal have variable delay determined by the L-bit control signal and the reference current.
摘要翻译：具有模拟插值的MN计数器（“MNA计数器”）包括MN计数器，乘法器，延迟发生器和电流发生器。 MN计数器接收输入时钟信号和M和N值，使用模N累加器为每个输入时钟周期累加M，并提供具有所需频率的累加器值和计数器信号。乘法器将累加器值乘以M的倒数，并提供L位控制信号。电流发生器实现电流锁定环，为延迟发生器提供参考电流。延迟发生器通过差分设计实现，接收计数器信号和L位控制信号，比较基于计数器和控制信号产生的差分信号，并提供输出时钟信号。输出时钟信号的前沿具有由L位控制信号和参考电流确定的可变延迟。

4. 发明申请

WO2009124145A3 FRACTIONAL AND INTEGER PLL ARCHITECTURES 审中-公开
标题翻译：部分和整数PLL架构
公开(公告)号：WO2009124145A3
公开(公告)日：2010-01-07
申请号：PCT/US2009039204
申请日：2009-04-01
申请人： ATHEROS COMM INC , CHEN SHUO-WEI , SU DAVID KUOCHIEH
发明人： CHEN SHUO-WEI , SU DAVID KUOCHIEH
IPC分类号： H03L7/06
CPC分类号： H03L7/0998 , H03K3/03 , H03K5/133 , H03K2005/00032 , H03K2005/00052 , H03L7/081 , H03L7/093 , H03L7/0991 , H03L7/0995 , H03L7/183 , H03L7/1974 , H03L2207/50
摘要： A digital fractional PLL introduces an accumulated phase offset before the digital VCO using a digital accumulator to achieve the fractional part of the division ratio. To provide this phase offset, the digital accumulator can integrate a fractional component ?n. By forcing ?n to zero, the PLL becomes an integer-N PLL. A de-skew timing configuration can be used to remove any time mismatch between integer and fractional counters of the PLL. A digital PLL can merge the function of frequency generation (DVCO) and that of fractional frequency counting into the same circuit block by reusing various phases of the frequency output to generate a fractional frequency count. A digital integer PLL can include a single bit comparator, wherein the feedback loop of this PLL forces the phase difference between the reference clock signal and the feedback signal to approach zero. By changing the duty cycle of feedback signal, the frequency tracking behavior of the loop can be varied.
摘要翻译：数字分数PLL在使用数字累加器的数字VCO之前引入累积的相位偏移，以实现分数比的分数部分。为了提供这种相位偏移，数字累加器可以集成小数分量？n。通过将？n置为零，PLL变为整数N PLL。可以使用去偏移时序配置来消除PLL的整数和分数计数器之间的任何时间不匹配。数字PLL可以通过重新使用频率输出的各个相位来将频率产生（DVCO）的功能和分数频率计数的功能合并到相同的电路块中，以产生分数频率计数。数字整数PLL可以包括单比特比较器，其中该PLL的反馈环路迫使参考时钟信号和反馈信号之间的相位差接近零。通过改变反馈信号的占空比，可以改变回路的频率跟踪行为。

5. 发明申请

WO2007067609A2 AC TECHNIQUE FOR ELIMINATING PHASE AMBIGUITY IN CLOCKING SIGNALS 审中-公开
标题翻译：用于消除锁定信号中的相位优先的交流技术
公开(公告)号：WO2007067609A2
公开(公告)日：2007-06-14
申请号：PCT/US2006/046536
申请日：2006-12-06
申请人： APPLIED MATERIALS, INC. , PRODANOV, Vladimir , BANU, Mihai
发明人： PRODANOV, Vladimir , BANU, Mihai
IPC分类号： H04L7/00
CPC分类号： H04L7/0008 , G06F1/105 , H03K5/15013 , H03K2005/00032 , H03K2005/00097 , H03L7/08 , H03L7/0812 , H03L7/0891 , H04L7/0037
摘要： A method involving: distributing two clock signals over a clock signal distribution system; in each of a plurality local clocking regions located along the signal distribution system, detecting the two clock signals and generating therefrom a local clock signal for that local clocking region, wherein the generated local clock signals for at least some of the plurality of local clocking regions are in a first group all of which are aligned in phase with each other and the generated local clock signals for the remainder of the plurality of local clocking regions are in a second group all of which are aligned in phase with each other, and wherein the phase of the first group is out of phase with the phase of the second group by a predetermined amount; and bringing all of the clock signals for the plurality of local clocking regions into phase alignment so that the phase of the first group is in phase with the phase of the second group.
摘要翻译：一种方法，包括：通过时钟信号分配系统分配两个时钟信号; 在沿着信号分配系统定位的多个本地时钟区域中的每一个中，检测两个时钟信号并从其产生用于该本地时钟区域的本地时钟信号，其中生成的本地时钟信号用于多个本地时钟区域中的至少一些处于第一组中，它们都相互对准，并且多个本地时钟区域的其余部分的所产生的本地时钟信号处于第二组中，所有这些本体时钟信号都彼此相位对齐，并且其中第一组的相位与第二组的相位相异预定量; 并且将多个本地时钟区域的所有时钟信号引入相位对准，使得第一组的相位与第二组的相位同相。

6. 发明申请

WO2006039093A1 METHOD AND APPARATUS FOR FREQUENCY SYNTHESIS 审中-公开
标题翻译：用于频率合成的方法和装置
公开(公告)号：WO2006039093A1
公开(公告)日：2006-04-13
申请号：PCT/US2005/032542
申请日：2005-09-12
申请人： MOTOROLA, INC. , GABATO, Manuel, P., Jr. , CHARASKA, Joseph, A. , GAILUS, Paul, H.
发明人： GABATO, Manuel, P., Jr. , CHARASKA, Joseph, A. , GAILUS, Paul, H.
IPC分类号： H03B21/00
CPC分类号： H03L7/0812 , H03K5/1504 , H03K2005/00032 , H03L7/07 , H03L7/16
摘要： A DPC (200) that includes: a frequency source (20); a delay-locked loop (220) for receiving a clock signal and generating a plurality of phase-shifted clock signals; a control device (280) having a DPS (282) and a DAC (284) for receiving an input signal identifying a desired frequency for a synthesized signal; a selection circuit (270) for receiving the plurality of phase-shifted clock signals, selecting a sequence of the phase-shifted clock signals and outputting a coarse synthesized signal; a variable delay cell (290) having a first input coupled to the selection circuit to receive the coarse synthesized signal and a second input coupled to the control device for receiving a fine tune adjustment signal to modify the coarse synthesized signal to generate the synthesized signal (292) having substantially the desired frequency. The DPC further includes training apparatus for calibrating the DPC.
摘要翻译： DPC（200），其包括：频率源（20）; 延迟锁定环路（220），用于接收时钟信号并产生多个相移时钟信号; 具有DPS（282）和DAC（284）的控制装置（280），用于接收标识合成信号的期望频率的输入信号; 选择电路（270），用于接收多个相移时钟信号，选择相移时钟信号的序列并输出粗略的合成信号; 可变延迟单元（290），其具有耦合到选择电路以接收粗略合成信号的第一输入和耦合到控制装置的第二输入，用于接收微调调整信号以修改粗合成信号以产生合成信号 292）具有基本上所需的频率。 DPC还包括用于校准DPC的训练装置。

7. 发明申请

WO9837656A3 DELAY LOCKED LOOP CIRCUITRY FOR CLOCK DELAY ADJUSTMENT 审中-公开
标题翻译：延迟锁定环路电路用于时钟延迟调整
公开(公告)号：WO9837656A3
公开(公告)日：1998-11-19
申请号：PCT/US9802053
申请日：1998-02-04
申请人： RAMBUS INC
发明人： DONNELLY KEVIN S , CHAU PAK SHING , HOROWITZ MARK A , LEE THOMAS H , JOHNSON MARK G , LAU BENEDICT C , YU LEUNG , GARLEPP BRUNO W , CHAN YIU-FAI , KIM JUN , TRAN CHANH VI , STARK DONALD C
IPC分类号： G06F1/10 , G11C7/22 , H03K5/00 , H03K5/13 , H03K5/24 , H03L7/07 , H03L7/081 , H04L7/00 , H04L
CPC分类号： H03K5/133 , G06F1/10 , G11C7/22 , G11C7/222 , H03K5/2481 , H03K2005/00026 , H03K2005/00032 , H03K2005/00052 , H03K2005/00208 , H03L7/07 , H03L7/0805 , H03L7/0812 , H03L7/0814 , H04L7/0008 , H04L7/0025 , H04L7/0037
摘要： Delay locked loops (320, 350) for generating a predetermined phase relationship between a pair of clocks (300, 310). A first delay-locked loop (320) includes delay elements arranged in a chain, the chain receiving an input clock (300) and generating, from each delay element, a set of phase vectors (330), each shifted a unit delay from the adjacent vector. The first delay-locked loop (320) adjusts the unit delays in the delay chain using a delay adjustment signal so that the phase vectors (330) span a predetermined phase shift of the input clock (300). A second delay-locked loop (350) selects, from the first delay-locked loop (320), a pair of phase vectors which brackets the phase of an input clock (300). A phase interpolator (560) receives the selected pair of vectors and generates an output clock and a delayed output clock, the amount of the delay being controlled by the delay adjustment signal of the first delay-locked loop circuitry. A phase detector (590) compares the delayed output clock with the input clock and adjusts the phase interpolator (560), based on the phase comparison, so that the phase of the delayed output clock is in phase with the input clock (410). As a result, there is a predetermined phase relationship being the amount of delay between the output clock (640) and the delayed output clock (360).

8. 发明申请

WO2007072551A1 電圧制御リングオシレータ审中-公开
标题翻译：电压控制振荡器
公开(公告)号：WO2007072551A1
公开(公告)日：2007-06-28
申请号：PCT/JP2005/023384
申请日：2005-12-20
申请人：富士通株式会社 , 東裕人
发明人：東裕人
IPC分类号： H03K3/354
CPC分类号： H03K3/354 , H03K3/0315 , H03K3/0322 , H03K5/133 , H03K2005/00032 , H03K2005/00208 , H03L7/0995
摘要：　リング接続された複数のアンプ（４０１）と、複数のアンプにそれぞれ接続され、電圧制御により容量が変化する複数の可変容量素子（５０２ａ，５０２ｂ）とを有する電圧制御リングオシレータが提供される。複数の負荷抵抗（４０２）及び複数のテール電流源（４０３）は、複数のアンプにそれぞれ接続される。
摘要翻译：提供了具有多个环形连接放大器（401）并且还具有多个可变电容元件（502a，502b）的电压控制环形振荡器，它们连接到相应的放大器，其电容由电压变化控制。多个负载电阻器（402）和多个尾电流源（403）连接到相应的放大器。

9. 发明申请

WO2004109917A1 HIGH RESOLUTION PWM GENERATOR OR DIGITALLY CONTROLLED OSCILLATOR 审中-公开
标题翻译：高分辨率PWM发生器或数字控制振荡器
公开(公告)号：WO2004109917A1
公开(公告)日：2004-12-16
申请号：PCT/IB2004/050866
申请日：2004-06-08
申请人： KONINKLIJKE PHILIPS ELECTRONICS, N.V. , LI, Qiong, M. , GIANNOPOULOS, Demetri
发明人： LI, Qiong, M. , GIANNOPOULOS, Demetri
IPC分类号： H03K5/13
CPC分类号： H03K3/0315 , H03K5/133 , H03K7/08 , H03K2005/00026 , H03K2005/00032 , H03L7/0812
摘要： A high resolution pulse width modulation (PWM) or voltage controlled output (DCO) generator is disclosed. The resolution is increased over that of the circuit clock by delaying the generated signal through a series of delays, all of which are controlled by a delay locked loop. The delays are a small fraction of the clock period, thus providing resolution greater than that of the circuit clock.
摘要翻译：公开了一种高分辨率脉宽调制（PWM）或压控输出（DCO）发生器。通过将生成的信号延迟一系列延迟，所有这些都由延迟锁定环控制，分辨率比电路时钟的分辨率增加。延迟是时钟周期的一小部分，因此提供比电路时钟更大的分辨率。

10. 发明申请

WO2003088485A1 THE TIME OF FLIGHT SYSTEM ON A CHIP 审中-公开
标题翻译：飞行系统在芯片上的时间
公开(公告)号：WO2003088485A1
公开(公告)日：2003-10-23
申请号：PCT/US2003/011205
申请日：2003-04-10
申请人： THE JOHNS HOPKINS UNIVERSITY , PASCHALIDIS, Nicholas, P.
发明人： PASCHALIDIS, Nicholas, P.
IPC分类号： H03K5/13
CPC分类号： H01J49/40 , G04F10/00 , H03K5/133 , H03K2005/00032 , H03L7/0805 , H03L7/0812
摘要： A CMOS time-of-flight "TOF" system-on-a-chip "SoC" for precise time interval measurement with low power consumption and high counting rate has been developed. The analog and digital TOF chip may include two Constant Fraction Discriminators "CFDs" and a Time-to-Digital Converter "TDC". The CFDs can interface to start and stop anodes through two preamplifiers and perform signal processing for time walk compensation (110). The TDC digitizes the time difference with reference to an off-chip precise external clock (114). One TOF output is an 11-bit digital word and a valid event trigger output indicating a valid event on the 11-bit output bus (116).
摘要翻译：已经开发了CMOS时间飞行“TOF”系统级芯片“SoC”，用于精确的时间间隔测量，具有低功耗和高计数率。模拟和数字TOF芯片可以包括两个恒定分数辨别器“CFD”和一个时间到数字转换器“TDC”。 CFD可以通过两个前置放大器连接起始和停止阳极，并执行信号处理进行时差补偿（110）。参考片外精确的外部时钟（114），TDC对时差进行数字化处理。一个TOF输出是一个11位数字字和一个有效的事件触发输出，指示11位输出总线上的有效事件（116）。

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