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1. 发明申请

WO2017190514A1 播放PPT丢帧处理的方法与系统审中-公开
公开(公告)号：WO2017190514A1
公开(公告)日：2017-11-09
申请号：PCT/CN2016/113214
申请日：2016-12-29
申请人：广州视睿电子科技有限公司
发明人：陈仕同
IPC分类号： G06F3/14
CPC分类号： G09G5/08 , G06F3/14 , G06F3/1415 , G06T1/0007 , G09G2360/00 , G09G2360/127
摘要：一种播放PPT丢帧处理的方法与系统，运行DXGI截屏模块，获取显卡缓存中的前置帧（S100），根据前置帧获取屏幕数据（S200），监测所述屏幕数据，并计时所述屏幕数据未发生变化的时长（S300），当时长超过预设阈值时，修改所述屏幕数据（S400），当所述屏幕数据发生改变时，所述DXGI截屏模块截屏（S500）。整个过程中，当屏幕数据无变化时长超过预设阈值时，主动修改屏幕数据，避免屏幕数据无变化时DXGI截屏模块丢帧，有效播放PPT丢帧处理。

2. 发明申请

WO2015161574A1 用于LED电视的数据处理方法、装置及LED电视审中-公开
公开(公告)号：WO2015161574A1
公开(公告)日：2015-10-29
申请号：PCT/CN2014/083167
申请日：2014-07-28
申请人：利亚德光电股份有限公司
发明人：雷伟林 , 卢长军 , 张龙虎 , 孙铮
IPC分类号： H04N7/01 , H04N7/015
CPC分类号： H04N5/265 , G09G3/3208 , G09G5/005 , G09G5/008 , G09G2340/0407 , G09G2340/0435 , G09G2360/121 , G09G2360/122 , G09G2360/123 , G09G2360/126 , G09G2360/127 , G09G2360/128 , G09G2370/12 , G09G2370/14 , H04N5/04 , H04N5/9205 , H04N7/01 , H04N7/015
摘要：本发明公开了一种用于LED电视的数据处理方法、装置及LED电视。其中，该数据处理装置包括：信号处理芯片，用于将接收到的电视信号进行制式转换得到预设制式的第一视频信号；视频处理芯片，与信号处理芯片连接，用于对第一视频信号进行时钟同步处理得到第二视频信号，输出第二视频信号至LED显示器。采用本发明，解决现有技术中LED电视只能显示单一制式的电视信号的问题，实现了LED电视可以显示多种制式、多种格式的视频的效果。

3. 发明申请

WO2013097077A1 DISPLAY CONTROLLER INTERRUPT REGISTER 审中-公开
标题翻译：显示控制器中断寄存器
公开(公告)号：WO2013097077A1
公开(公告)日：2013-07-04
申请号：PCT/CN2011/084658
申请日：2011-12-26
申请人： INTEL CORPORATION , XU, Xianchao, James , GONG, Lili, Sophia
发明人： XU, Xianchao, James , GONG, Lili, Sophia
IPC分类号： G06F9/48
CPC分类号： G09G5/395 , G09G5/14 , G09G5/18 , G09G5/363 , G09G5/393 , G09G5/399 , G09G2360/127
摘要： Systems, apparatus, articles, and methods are described including operations to set an interrupt range in an interrupt register associated with a display controller. A determination may be made regarding whether a front buffer portion of a frame buffer is within the interrupt range. An interrupt may be communicated based at least in part on the determination that the front buffer portion of the frame buffer is within the interrupt range.
摘要翻译：描述了系统，装置，物品和方法，其包括在与显示控制器相关联的中断寄存器中设置中断范围的操作。可以确定帧缓冲器的前缓冲部分是否在中断范围内。至少部分地基于帧缓冲器的前缓冲器部分在中断范围内的确定来传送中断。

4. 发明申请

WO2006068985A3 REAL-TIME DISPLAY POST-PROCESSING USING PROGRAMMABLE HARDWARE 审中-公开
标题翻译：使用可编程硬件实时显示后处理
公开(公告)号：WO2006068985A3
公开(公告)日：2007-01-11
申请号：PCT/US2005045834
申请日：2005-12-14
申请人： NVIDIA CORP , RIACH DUNCAN A , DANSKIN JOHN M , ALBEN JONAH M , OGRINC MICHAEL A , TAMASI ANTHONY MICHAEL
发明人： RIACH DUNCAN A , DANSKIN JOHN M , ALBEN JONAH M , OGRINC MICHAEL A , TAMASI ANTHONY MICHAEL
IPC分类号： G06F9/46 , G06F15/00 , G06F15/16 , G06F15/80 , G06T1/60 , G06T15/00 , G09G5/399
CPC分类号： G09G5/363 , G06F3/1431 , G06T15/005 , G09G5/001 , G09G5/393 , G09G5/395 , G09G5/399 , G09G2310/04 , G09G2360/125 , G09G2360/127
摘要： In a graphics processor, a rendering object and a post-processing object share access to a host processor with a programmable execution core. The rendering object generates fragment data for an image from geometry data. The post- processing object operates to generate a frame of pixel data from the fragment data and to store the pixel data in a frame buffer. In parallel with operations of the host processor, a scanout engine reads pixel data for a previously generated frame and supplies the pixel data to a display device. The scanout engine periodically triggers the host processor to operate the post-processing object to generate the next frame. Timing between the scanout engine and the post-processing object can be controlled such that the next frame to be displayed is ready in a frame buffer when the scanout engine finishes reading a current frame.
摘要翻译：在图形处理器中，渲染对象和后处理对象与可编程执行核共享对主处理器的访问。渲染对象从几何数据生成图像的碎片数据。后处理对象操作以从片段数据生成像素数据帧，并将像素数据存储在帧缓冲器中。与主处理器的操作并行，扫描引擎引擎读取先前产生的帧的像素数据，并将像素数据提供给显示设备。扫描引擎周期性地触发主处理器来操作后处理对象以产生下一帧。可以控制扫描输出引擎和后处理对象之间的时序，使得当扫描引擎引擎完成读取当前帧时，待显示的下一帧准备在帧缓冲器中。

5. 发明申请

WO2004095409A1 LOW POWER LIQUID CRYSTAL DISPLAY REFRESH METHOD E.G. FOR MOBILE PHONE 审中-公开
标题翻译：低功率液晶显示刷新方法移动电话
公开(公告)号：WO2004095409A1
公开(公告)日：2004-11-04
申请号：PCT/US2004/006877
申请日：2004-03-05
申请人： INTEL CORPORATION
发明人： WHELAN, Rochelle , GRINDSTAFF, Marcus
IPC分类号： G09G3/36
CPC分类号： G09G3/3611 , G09G5/006 , G09G5/39 , G09G2330/022 , G09G2360/127 , H04W52/027 , Y02D70/122 , Y02D70/142
摘要： A mobile phone has application processor comprising a Static random Access Memory (SRAM) interfaces with a graphics accelerator. A Dynamic Random Access Memory (DRAM) stores frame buffer data that may be transferred to a display through a switch located on the graphics accelerator in normal operation. In a power savings mode, the DRAM may be powered down and data stored in the SRAM may be transferred to the display through the switch. The data stored in the SRAM comprises frame buffer data copied from the DRAM when the mobile phone first enters the powers savings mode.
摘要翻译：移动电话具有包括与图形加速器的静态随机存取存储器（SRAM）接口的应用处理器。动态随机存取存储器（DRAM）存储可以在正常操作中通过位于图形加速器上的开关传送到显示器的帧缓冲器数据。在省电模式中，DRAM可以断电，并且存储在SRAM中的数据可以通过开关传送到显示器。存储在SRAM中的数据包括当移动电话首次进入功率节省模式时从DRAM复制的帧缓冲器数据。

6. 发明申请

WO1992002922A1 DATA-ARRAY PROCESSING AND MEMORY SYSTEMS 审中-公开
标题翻译：数据区域处理和存储系统
公开(公告)号：WO1992002922A1
公开(公告)日：1992-02-20
申请号：PCT/GB1990001212
申请日：1990-08-03
申请人： DU PONT PIXEL SYSTEMS LIMITED , WILSON, Malcolm, Eric
发明人： DU PONT PIXEL SYSTEMS LIMITED
IPC分类号： G09G01/16
CPC分类号： G06F12/0207 , G09G5/024 , G09G5/363 , G09G5/393 , G09G2360/127
摘要： A system for storing and processing an array of data-elements formated as a plurality of pages of the data elements, and especially of use in a demand-paged dual memory system, comprises a memory in which each memory location has a capacity of, for example, 32 bits and a processing means for processing data elements and reading the data elements from and/or writing them to the memory. In order to enable full use to be made of the memory and to facilitate the use of demand-paging when dealing with data-elements having less bits, for example 16 or 8 bits, a plurality of such data-elements are stored at different bit levels in each memory location so that at no memory location is there stored data-elements from more than one page.
摘要翻译：用于存储和处理数据元素阵列的系统形成为数据元素的多页，特别是在需求分页双存储器系统中的使用，其包括存储器，其中每个存储器位置具有以下功能：例如32位，以及用于处理数据元素并从数据元素读取和/或写入到存储器的处理装置。为了充分利用存储器并且在处理具有较少位的数据元素（例如16或8位）时促进使用请求寻呼，多个这样的数据元素被存储在不同的位每个存储器位置中的级别，使得在没有存储器位置处存在来自多于一个页面的数据元素。

7. 发明申请

WO2017024652A1 液晶显示器的启动方法审中-公开
公开(公告)号：WO2017024652A1
公开(公告)日：2017-02-16
申请号：PCT/CN2015/089171
申请日：2015-09-08
申请人：深圳市华星光电技术有限公司
发明人：吴宇 , 王磊
IPC分类号： G09G3/36
CPC分类号： G09G3/006 , G09G3/2092 , G09G3/36 , G09G3/3611 , G09G5/395 , G09G2320/0233 , G09G2320/029 , G09G2330/026 , G09G2330/12 , G09G2360/127
摘要：提供一种液晶显示器的启动方法，包括：在接收到用于启动的控制命令之后，从光电板(1)上的闪存中读取用于指示执行预定屏幕处理的控制代码的校验码；将从光电板(1)上的闪存中读取的校验码与控制板(2)上的闪存中存储的校验码进行比较；如果从光电板(1)上的闪存中读取的校验码与控制板(2)上的闪存中存储的校验码一致，则从控制板(2)上的闪存中读取用于指示执行预定屏幕处理的控制代码；如果从光电板(1)上的闪存中读取的校验码与控制板(2)上的闪存中存储的校验码不一致，则从光电板(1)上的闪存中读取用于指示执行预定屏幕处理的控制代码；基于读取的用于指示执行预定屏幕处理的控制代码执行预定屏幕处理。上述液晶显示器的启动方法有效缩短了液晶显示器的启动时间。

8. 发明申请

WO2015060831A1 METHOD AND SYSTEM FOR DISPLAYING GRAPHICS FOR A LOCAL VIRTUAL MACHINE 审中-公开
标题翻译：用于显示本地虚拟机图形的方法和系统
公开(公告)号：WO2015060831A1
公开(公告)日：2015-04-30
申请号：PCT/US2013/066223
申请日：2013-10-22
申请人： CITRIX SYSTEMS INC.
发明人： BABOVAL, John
IPC分类号： G06T17/00 , H04N13/00
CPC分类号： G06T15/005 , G06F9/45558 , G06F2009/45579 , G06T1/20 , G09G5/395 , G09G5/399 , G09G2360/127
摘要： A computing device is provided for displaying images that are two dimensional (2D) or three dimensional (3D). The computing device includes one or more processors configured to obtain graphical data that has been generated by one or more applications associated with a first virtual machine and map one or more virtual apertures or one or more actual buffers associated with the first virtual machine to a textual buffer associated with a second virtual machine. The virtual apertures are in a virtual memory space and the actual buffers are in a physical memory space. The one or more processors are also configured to process the graphical data based on the mapping. The computing device also includes a display device configured to display the 2D or 3D images using the processed graphical data.
摘要翻译：提供了一种用于显示二维（2D）或三维（3D）的图像的计算设备。计算设备包括一个或多个处理器，其被配置为获得已经由与第一虚拟机相关联的一个或多个应用程序生成的图形数据，并将一个或多个虚拟孔径或与第一虚拟机相关联的一个或多个实际缓冲器映射到文本与第二个虚拟机关联的缓冲区。虚拟孔径在虚拟存储器空间中，并且实际的缓冲器在物理存储器空间中。一个或多个处理器还被配置为基于映射来处理图形数据。计算设备还包括配置为使用处理的图形数据显示2D或3D图像的显示设备。

9. 发明申请

WO2012060113A1 描画装置及び描画方法审中-公开
标题翻译：绘图装置和绘图方法
公开(公告)号：WO2012060113A1
公开(公告)日：2012-05-10
申请号：PCT/JP2011/051660
申请日：2011-01-27
申请人：三菱電機株式会社 , 中田成憲 , 久代紀之 , 勝倉真 , 小泉吉秋
发明人：中田　成憲 , 久代　紀之 , 勝倉　真 , 小泉　吉秋
IPC分类号： G09G5/39 , G09G3/20 , G09G5/00 , G09G5/393
CPC分类号： G06T1/60 , G09G5/222 , G09G5/243 , G09G5/393 , G09G2360/127
摘要：　ＤＭＡコントローラ（１３Ａ）は、ＲＯＭ（１１）に記憶された画像情報を、その先頭の読み出し開始位置からアドレス単位で読み出す。シフト演算部（３１）は、読み出した１行分の第１のデータ列を、指定されたビット数だけシフトして第２のデータ列を生成する。ＤＭＡコントローラ（１３Ｄ）は、ＶＲＡＭ（１５）の書き込み開始位置にすでに記憶されている第３のデータ列を読み出す。制御部（３３）は、第２のデータ列と第３のデータ列とに所定の演算を行って、第４のデータ列を生成する。制御部（３３）は、生成された第４のデータ列を、ＶＲＡＭ（１５）の書き込み開始位置からアドレス単位で横方向に順次書き込んでいく。
摘要翻译： DMA控制器（13A）从前置读取开始位置通过地址单元读取记录在ROM（11）中的图像信息。移位计算单元（31）将读取的一行的第一数据序列移位指定的位数，并生成第二数据序列。 DMA控制器（13D）读取已经存储在VRAM（15）写入开始位置中的第三数据序列。控制单元（33）对第二数据序列和第三数据序列执行规定的计算，并生成第四数据序列。控制单元（33）通过地址单元从VRAM（15）写入开始位置沿水平方向连续写入生成的第四数据序列。

10. 发明申请

WO2006026265A3 METHOD AND APPARATUS FOR READING AND WRITING PIXEL-ALIGNED SUBFRAMES IN A FRAME BUFFER 审中-公开
标题翻译：在帧缓冲器中读取和写入像素对准的子帧的方法和装置
公开(公告)号：WO2006026265A3
公开(公告)日：2007-08-02
申请号：PCT/US2005029945
申请日：2005-08-23
申请人： SILICON OPTIX , MEEKER WOODROW L , SUNG CLARA KA WAH , MORRIS CARL ALAN
发明人： MEEKER WOODROW L , SUNG CLARA KA WAH , MORRIS CARL ALAN
IPC分类号： G06F15/00 , G06F15/16
CPC分类号： G06F3/1215 , G06F3/1247 , G06F3/1284 , G06T1/60 , G09G5/393 , G09G5/395 , G09G2360/121 , G09G2360/127
摘要： System and method for reading and writing pixel aligned subframes from a frame buffer in a parallel processing system are disclosed. Optimal bandwidth access of the frame buffer requires that data be moved in bursts having multiple data words. Subframes are specified at X and Y locations within the image frame with a resolution of one pixel. In addition, subframes within a row may overlap each other and consecutive subframe rows may also overlap. Memory control logic of the invention provides pixel packing and unpacking and storing selected pixel data in a cache memory. Reading and writing to the frame buffer is provided in a manner that makes optimal use of the frame buffer internal architecture. Other capabilities of the memory control logic include decimation of pixel data during input, suppression of redundant frame buffer writes, and accessing image frame data in an interlaced manner.
摘要翻译：公开了一种用于从并行处理系统中的帧缓冲器读取和写入像素对准子帧的系统和方法。帧缓冲器的最佳带宽访问需要在具有多个数据字的突发中移动数据。在具有一个像素的分辨率的图像帧内的X和Y位置处指定子帧。此外，一行内的子帧可能彼此重叠，并且连续的子帧行也可以重叠。本发明的存储器控制逻辑提供像素打包和解包并将所选择的像素数据存储在高速缓冲存储器中。以帧缓冲器内部架构的最佳利用方式提供对帧缓冲器的读写。存储器控制逻辑的其他功能包括在输入期间抽取像素数据，抑制冗余帧缓冲器写入以及以隔行扫描方式访问图像帧数据。

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