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1. 发明申请

WO2017173976A1 一种实现多维控制的方法、智能终端及控制器审中-公开
公开(公告)号：WO2017173976A1
公开(公告)日：2017-10-12
申请号：PCT/CN2017/079444
申请日：2017-04-05
申请人：中兴通讯股份有限公司
发明人：赵秋林 , 黄宇轩 , 刘成刚
IPC分类号： G06F9/30
CPC分类号： G06F9/30
摘要：一种实现多维体验的方法、智能终端及控制器；上述方法包括：智能终端对获取到的当前播放的视频内容进行分析，以识别出所述视频内容对应的场景信息（100）；智能终端发送所述场景信息给控制器，以便控制器根据场景信息启动多维控制（101）。该方法利用智能终端实现音视频检测，用以识别当前的视频播放的场景，并根据识别出的各种场景控制各种控制器来重建当前播放的场景，实现了实时对放映内容加入多维体验效果，并适用于普通家庭。

2. 发明申请

WO2017117460A2 SYSTEMS, METHODS, AND APPARATUSES FOR IMPROVING VECTOR THROUGHPUT 审中-公开
标题翻译：用于改进向量吞吐量的系统，方法和装置
公开(公告)号：WO2017117460A2
公开(公告)日：2017-07-06
申请号：PCT/US2016/069330
申请日：2016-12-29
申请人： INTEL CORPORATION
发明人： MALLADI, Rama Kishan V. , OULD-AHMED-VALL, Elmoustapha , ERMOLAEV, Igor
CPC分类号： G06F9/384 , G06F9/30 , G06F9/30105
摘要： Detailed herein are systems, methods, and apparatuses for improving vector throughput. For example, an apparatus comprising a plurality of aliasable registers, wherein each of the plurality of aliasable registers is partitioned into a plurality of lanes and each lane is aliasable as a distinct register; and execution circuitry to execute instructions using data from the plurality of aliasable registers as input and output operands is described.
摘要翻译：这里详述的是用于提高向量吞吐量的系统，方法和设备。例如，一种包括多个可混叠寄存器的装置，其中所述多个可混叠寄存器中的每一个被划分成多个通道，并且每个通道可以作为不同的寄存器被混叠; 和执行电路来描述使用来自多个可混杂寄存器的数据作为输入和输出操作数的指令。

3. 发明申请

WO2017112176A1 INSTRUCTIONS AND LOGIC FOR LOAD-INDICES-AND-PREFETCH-GATHERS OPERATIONS 审中-公开
标题翻译：指标和逻辑的负载指数和预分析运行
公开(公告)号：WO2017112176A1
公开(公告)日：2017-06-29
申请号：PCT/US2016/062708
申请日：2016-11-18
申请人： INTEL CORPORATION
发明人： YOUNT, Charles R. , VALLES, Antonio C. , GOKHALE, Indraneil M. , OULD-AHMED-VALL, Elmoustapha
IPC分类号： G06F9/30 , G06F15/80
CPC分类号： G06F9/30029 , G06F9/30 , G06F9/3802 , G06F9/3818 , G06F15/8007
摘要： A processor includes an execution unit to execute instructions to load indices from an array of indices, optionally perform a gather, and prefetch (to a specified cache) elements for a future gather from arbitrary locations in memory. The execution unit includes logic to load, for each element to be gathered or prefetched, an index value to be used in computing the address in memory for the element. The index value may be retrieved from an array of indices that is identified for the instruction. The execution unit includes logic to compute the address based on the sum of a base address that is specified for the instruction and the index value that was retrieved for the data element, with or without scaling. The execution unit includes logic to store gathered data elements in contiguous locations in a destination vector register that is specified for the instruction.
摘要翻译：处理器包括执行单元以执行指令以从指数阵列加载指数，可选地执行汇集以及从存储器中的任意位置预取（到指定的高速缓存）元件以用于未来汇集。执行单元包括为每个要被收集或预取的元素加载用于计算元素在存储器中的地址的索引值的逻辑。索引值可以从为该指令识别的索引数组中检索。执行单元包括用于基于为指令指定的基地址和为数据元素检索的索引值的总和计算地址的逻辑，具有或不具有缩放。执行单元包括将收集到的数据元素存储在为指令指定的目的地向量寄存器中的连续位置中的逻辑。

4. 发明申请

WO2017112162A1 INCREASING THREAD PAYLOAD FOR 3D PIPELINE WITH WIDER SIMD EXECUTION WIDTH 审中-公开
标题翻译：用更宽的SIMD执行宽度增加3D管道的线程负载
公开(公告)号：WO2017112162A1
公开(公告)日：2017-06-29
申请号：PCT/US2016/062463
申请日：2016-11-17
申请人： INTEL CORPORATION
发明人： VENKATESH, Jayashree , CHEN, Gang , RAOUX, Thomas F. , LUEH, Guei-Yuan , MAIYURAN, Maiyuran
IPC分类号： G06F9/48 , G06F9/38 , G06T15/80
CPC分类号： G06F9/38 , G06F9/30
摘要： Reducing SIMD fragmentation for SIMD execution widths of 32 or even 64 channels in a single hardware thread leads to better EU utilization. Increasing SIMD execution widths to 32 or 64 channels per thread, enables handling more vertices, patches, primitives and triangles per EU hardware thread. Modified 3D pipeline shader payloads can handle multiple patches in case of domain shaders or multiple primitives when primitive object instance count is greater than one in the case of geometry shaders and multiple triangles in case of pixel shaders.
摘要翻译：在单个硬件线程中减少SIMD执行宽度为32或甚至64个通道的SIMD碎片可以提高EU的利用率。将每个线程的SIMD执行宽度增加到32或64个通道，可以为每个EU硬件线程处理更多的顶点，补丁，基元和三角形。当像素着色器中的基本对象实例数大于1时，修改后的3D管道着色器有效内容可以在域着色器或多个基元的情况下处理多个修补程序。

5. 发明申请

WO2017107124A1 SCATTER REDUCTION INSTRUCTION 审中-公开
标题翻译：减少散装指令
公开(公告)号：WO2017107124A1
公开(公告)日：2017-06-29
申请号：PCT/CN2015/098654
申请日：2015-12-24
申请人： INTEL CORPORATION
发明人： JIN, Jun , OULD-AHMED-VALL, Elmoustapha
IPC分类号： G06F9/30
CPC分类号： G06F9/3887 , G06F9/30 , G06F9/3001 , G06F9/30036 , G06F9/3016
摘要： Single Instruction, Multiple Data (SIMD) technologies are described. A processing device can include a processor core and a memory. The processor core can receive, from a software application, a request to perform an operation on a first set of variables that includes a first input value and a register value and perform the operation on a second set of variables that includes a second input value and the first register value. The processor core can vectorize the operation on the first set of variables and the second set of variables. The processor core can perform the operation on the first set of variables and the second set of variables in parallel to obtain a first operation value and a second operation value. The processor core can perform a horizontal add operation on the first operation value and the second operation value and write the result to memory.
摘要翻译：描述了单指令多数据（SIMD）技术。处理设备可以包括处理器核心和存储器。处理器核可以从软件应用程序接收对包括第一输入值和寄存器值的第一变量集合执行操作的请求，并且对包括第二输入值的第二变量集合执行操作，以及第一个寄存器值。处理器内核可以对第一组变量和第二组变量进行矢量化操作。处理器内核可以并行地对第一组变量和第二组变量执行操作以获得第一操作值和第二操作值。处理器内核可以对第一操作值和第二操作值执行水平加法操作并将结果写入存储器。

6. 发明申请

WO2017100041A1 PROCESSOR WITH AN EXPANDABLE INSTRUCTION SET ARCHITECTURE FOR DYNAMICALLY CONFIGURING EXECUTION RESOURCES 审中-公开
标题翻译：处理器具有可扩展的指令集体系结构，用于动态配置执行资源
公开(公告)号：WO2017100041A1
公开(公告)日：2017-06-15
申请号：PCT/US2016/064042
申请日：2016-11-29
申请人： VIA ALLIANCE SEMICONDUCTOR CO., LTD. , HENRY, G., Glenn
发明人： HENRY, G., Glenn , HOOKER, Rodney, E. , PARKS, Terry , REED, Douglas, R.
IPC分类号： G06F15/00
CPC分类号： G06F9/3016 , G06F3/0604 , G06F3/0631 , G06F3/0673 , G06F8/41 , G06F8/443 , G06F8/447 , G06F9/22 , G06F9/28 , G06F9/30 , G06F9/3001 , G06F9/30043 , G06F9/3017 , G06F9/30174 , G06F9/30181 , G06F9/30185 , G06F9/30196 , G06F9/3836
摘要： A processor with an expandable instruction set architecture for dynamically configuring execution resources. The processor includes a programmable execution unit (PEU) that may be programmed to perform a user-defined function in response to a user-defined instruction (UDI). The PEU includes programmable logic elements and programmable interconnectors that are collectively programmed to perform at least one processing operation. A UDI loader is responsive to a UDI load instruction that specifies a UDI and a location of programming information that is used to program the PEU. The PEU may be programmed for one or more UDIs for one or more processes. An instruction table stores each UDI and corresponding information to identify the UDI and possibly to reprogram the PEU if necessary. A UDI handler consults the instruction table to identify a received UDI and to send corresponding information to the PEU to execute the corresponding user-defined function.
摘要翻译：
具有可扩展指令集体系结构的处理器，用于动态配置执行资源。处理器包括可编程执行单元（PEU），其可被编程为响应于用户定义的指令（UDI）执行用户定义的功能。 PEU包括可编程逻辑元件和可编程互连器，这些可编程互连器被共同编程为执行至少一个处理操作。 UDI加载器响应于UDI加载指令，该UDI加载指令指定用于编程PEU的UDI和编程信息的位置。 PEU可以针对一个或多个进程被编程用于一个或多个UDI。指令表存储每个UDI和相应的信息以识别UDI，并且如果需要可能重新编程PEU。 UDI处理程序查询指令表以识别接收到的UDI并向PEU发送相应的信息以执行相应的用户定义的功能。

7. 发明申请

WO2017053000A1 TECHNOLOGIES FOR PHYSICAL PROGRAMMING 审中-公开
标题翻译：物理编程技术
公开(公告)号：WO2017053000A1
公开(公告)日：2017-03-30
申请号：PCT/US2016/048948
申请日：2016-08-26
申请人： INTEL CORPORATION
发明人： ANDERSON, Glen J. , BROSS, Kevin W. , MCEUEN, Shawn S. , FRANCIS, Mark R. , YARMOSH, Yevgeniy Y. , VLASAK, Blanka , PEEK, Gregory A. , DUGAN, Therese E. , HARRIS, Cory A. , IYER, Ravishankar , TICKOO, Omesh , POISNER, David I.
IPC分类号： G06F9/44
CPC分类号： G06F17/50 , G06F9/00 , G06F9/30
摘要： Technologies for physical programming include a model compute system to determine one or more physical blocks assembled in a constructed model. The model compute system determines rules associated with the one or more physical blocks in which at least one rule defines a behavior of the constructed model and determines a program stack for execution by the model compute system based on the rules associated with the one or more physical blocks.
摘要翻译：用于物理编程的技术包括用于确定在构造模型中组装的一个或多个物理块的模型计算系统。模型计算系统确定与一个或多个物理块相关联的规则，其中至少一个规则定义所构造的模型的行为，并且基于与一个或多个物理属性相关联的规则确定用于由模型计算系统执行的程序堆栈块。

8. 发明申请

WO2017007044A1 신호 처리 장치 및 방법 审中-公开
标题翻译：信号处理装置和方法
公开(公告)号：WO2017007044A1
公开(公告)日：2017-01-12
申请号：PCT/KR2015/007002
申请日：2015-07-07
申请人： 삼성전자 주식회사
发明人： 이원재 , 김재현
IPC分类号： H04N7/015 , G06F9/30 , G06T1/20
CPC分类号： G06F9/3001 , G06F9/30 , G06F9/30029 , G06T1/20 , H04N7/015
摘要： 메모리와 연산기들을 포함하는 프로세서 및 상기 연산기들 중에서 상기 프로세서에 의해 사용되고 있지 않은 공유 연산기를 이용하여 연산을 수행하는 하드웨어 가속기를 포함하는 신호 처리 장치를 제공한다. 일 실시예로, 상기 프로세서가 제어 동작 또는 상기 메모리에 접속하거나 파라미터를 설정하는 동안, 상기 하드웨어 가속기는 상기 공유 연산기들을 이용하여 연산을 수행할 수 있다.
摘要翻译：提供了一种信号处理装置，包括：处理器，包括存储器和计算单元; 以及用于通过使用计算单元中未被处理器使用的共享计算单元来执行计算的硬件加速器。根据一个实施例，当处理器执行控制操作或访问存储器或设置参数时，硬件加速器可以通过使用共享的计算单元来执行计算。

9. 发明申请

WO2017001901A1 METHOD OF IDENTIFYING A TARGET OBJECT ON A WEB PAGE 审中-公开
标题翻译：在网页上识别目标对象的方法
公开(公告)号：WO2017001901A1
公开(公告)日：2017-01-05
申请号：PCT/IB2015/058500
申请日：2015-11-03
申请人： YANDEX EUROPE AG , YANDEX LLC , YANDEX INC.
发明人： KARPOV, Victor Vladimirovich
IPC分类号： G06F17/22 , G06F17/27 , G06F9/30
CPC分类号： G06F17/2247 , G06F9/30 , G06F17/218 , G06F17/2229 , G06F17/272 , G06N7/005
摘要： The methods and systems described herein relate to identifying a target object on a web page by receiving rendering instructions associated with the web page, parsing the rendering instructions to identify a target object candidate amongst the web page elements; rendering the web page based on the rendering instructions, executing a verification process to confirm that the target object candidate is the target object, applying a set of predetermined rules to the rendered version of the target object candidate and assigning a likelihood parameter indicative of a probability of the target object candidate being the target object. Other embodiments of the verification process are also disclosed herein.
摘要翻译：本文描述的方法和系统涉及通过接收与网页相关联的渲染指令来识别网页上的目标对象，解析渲染指令以识别网页元素中的目标对象候选; 基于呈现指令呈现网页，执行验证过程以确认目标对象候选者是目标对象，将一组预定规则应用于目标对象候选者的呈现版本，并分配表示概率的似然参数作为目标对象的目标对象候选者。本文还公开了验证过程的其他实施例。

10. 发明申请

WO2016169032A1 数据格式转换装置、缓冲芯片及方法审中-公开
公开(公告)号：WO2016169032A1
公开(公告)日：2016-10-27
申请号：PCT/CN2015/077311
申请日：2015-04-23
申请人：华为技术有限公司
发明人：柴守刚 , 梁文亮 , 庄良
IPC分类号： G06F9/30
CPC分类号： G06F3/0656 , G06F3/0613 , G06F3/0673 , G06F7/00 , G06F9/30 , G06F9/30025 , G06F9/30043 , G06F12/00
摘要：本发明实施例提供一种数据格式转换装置、缓冲芯片及方法。通过将数据格式转换装置设置在内存中的缓冲芯片上，设置用于在获取到数据拷贝命令时，向转换模块发送控制指令的控制模块；以及用于根据接收到的控制指令，完成待转换数据的数据格式转换和存储地址映射的转换模块，避免了现有技术中在加速计算单元中设置数据格式转换单元而导致的额外占用加速计算单元的计算资源和计算时间的问题，减小了主存储器和设备存储器之间的数据传输量，不额外占用计算资源，在保证了计算精度的同时提升了计算效率。

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