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1. 发明申请

WO2015143594A8 SYNCHRONIZATION OF INTERRUPT PROCESSING TO REDUCE POWER CONSUMPTION 审中-公开
标题翻译：中断处理同步降低功耗
公开(公告)号：WO2015143594A8
公开(公告)日：2016-08-04
申请号：PCT/CN2014073926
申请日：2014-03-24
申请人： INTEL CORP , LOH THIAM WAH , CHINYA GAUTHAM N , HAMMARLUND PER , FORTAS REZA , WANG HONG , SUN HUAJIN
发明人： LOH THIAM WAH , CHINYA GAUTHAM N , HAMMARLUND PER , FORTAS REZA , WANG HONG , SUN HUAJIN
IPC分类号： G06F13/24
CPC分类号： G06F13/24 , G06F2213/2404 , G06F2213/2406 , Y02D10/14
摘要： A processor is disclosed and includes at least one core including a first core, and interrupt delay logic. The interrupt delay logic is to receive a first interrupt at a first time and delay the first interrupt from being processed by a first time delay that begins at the first time,unless the first interrupt is pending at a second time when a second interrupt is processed by the first core. If the first interrupt is pending at the second time,the interrupt delay logic is to indicate to the first core to begin to process the first interrupt prior to completion of the first time delay. Other embodiments are disclosed and claimed.
摘要翻译：公开了一种处理器，并且包括至少一个包括第一核心和中断延迟逻辑的核心。中断延迟逻辑是在第一时间接收第一个中断，并延迟第一个中断从第一个时间开始的第一个时间延迟处理，除非第一个中断在第二个中断处理时处于待机状态由第一核心。如果第二次中断第一次中断，中断延迟逻辑将在第一个时间延迟完成之前指示第一个内核开始处理第一个中断。公开和要求保护其他实施例。

2. 发明申请

WO2015143594A1 SYNCRONIZATION OF INTERRUPT PROCESSING TO REDUCE POWER CONSUMPTION 审中-公开
标题翻译：中断处理同步减少功耗
公开(公告)号：WO2015143594A1
公开(公告)日：2015-10-01
申请号：PCT/CN2014/073926
申请日：2014-03-24
申请人： INTEL CORPORATION , LOH, Thiam Wah , CHINYA, Gautham N. , HAMMARLUND, Per , FORTAS, Reza , WANG, Hong , SUN, Huajin
发明人： LOH, Thiam Wah , CHINYA, Gautham N. , HAMMARLUND, Per , FORTAS, Reza , WANG, Hong , SUN, Huajin
IPC分类号： G06F13/24
CPC分类号： G06F13/24 , G06F2213/2404 , G06F2213/2406 , Y02D10/14
摘要： A processor is disclosed and includes at least one core including a first core, and interrupt delay logic. The interrupt delay logic is to receive a first interrupt at a first time and delay the first interrupt from being processed by a first time delay that begins at the first time,unless the first interrupt is pending at a second time when a second interrupt is processed by the first core. If the first interrupt is pending at the second time,the interrupt delay logic is to indicate to the first core to begin to process the first interrupt prior to completion of the first time delay. Other embodiments are disclosed and claimed.
摘要翻译：公开了一种处理器，并且包括至少一个包括第一内核和中断延迟逻辑的核心。中断延迟逻辑是在第一时间接收第一个中断并且延迟第一个中断被处理的第一个时间延迟开始于第一个时间，除非第一个中断在第二个中断处理时处于第二个中断由第一核心。如果第二次中断第一次中断，中断延迟逻辑将在第一个时间延迟完成之前指示第一个内核开始处理第一个中断。公开和要求保护其他实施例。

3. 发明申请

WO2007033945A1 MIKROCONTROLLER UND VERFAHREN ZUM BETRIEB 审中-公开
标题翻译：微控制器及其操作方法
公开(公告)号：WO2007033945A1
公开(公告)日：2007-03-29
申请号：PCT/EP2006/066448
申请日：2006-09-18
申请人： SIEMENS AKTIENGESELLSCHAFT , HEMMAT ESFANDABADI, Riaz
发明人： HEMMAT ESFANDABADI, Riaz
IPC分类号： G06F13/24
CPC分类号： G06F13/24 , G06F2213/2406
摘要： Die Erfindung betrifft einen Mikrocontroller (MC) mit integrierten Funktionsmodulen (FM) umfassend ein erstes Funktionsmodul (FM1), welches derartig ausgebildet ist, dass es Interrupts (INT) aktiviert oder deaktiviert. Daneben ist ein Verfahren zum Betrieb eines Mikrocontrollers (MC) dieser Art Gegenstand der Erfindung. Insbesondere in dem erfindungsgemäß bevorzugten Anwendungsgebiet der Ausstattung bzw. des Betriebes von digitalen Tachographen sind hochfrequente Auslöserereignisse für Interrupts aufgrund der Notwendigkeit das Signal eines Geschwindigkeitssensors auch bei hohen Geschwindigkeiten aufzuzeichnen üblich. Hierdurch kann die Prozessstabilität bei der Abarbeitung sonstiger Befehlssequenzen beeinträchtigt sein. Zur Abhilfe wird vorgeschlagen, dass das erste Funktionsmodul (FM1) einen Interrupt (INT) im Anschluss an die Abarbeitung von Requests (IRQ) deaktiviert und nach Ablauf einer zu dem Interrupt (INT) zugeordneten Verzögerungszeit (IED) wieder aktiviert. Dieses Vorgehen vereint die Vorteile einer Prozesssteuerung mittels Zeitintervallen mit denjenigen einer Interrupt-Steuerung.
摘要翻译：本发明涉及一种具有集成的功能模块，其包括第一功能模块（FM1），它中断启用或禁用（INT），其是这样形成的微控制器（MC）（FM）。此外，用于操作一个微控制器（MC）的方法就是这种类型的本发明的的。特别地，根据所述设备的应用和高频数字行驶记录仪的触发事件的操作的优选的应用领域本发明由于需要用于中断在记录是一个速度传感器的信号，即使在高速如常。这使得该方法的稳定性，可以通过其它的指令序列的执行受到损害。为了补救该第一功能模块（FM1）的中断（INT）给请求的执行（IRQ）（IED）随后被提出关断，并且后一到中断（INT）相关联的延迟时间重新激活。该方法通过与这些中断控制器的时间间隔组合的过程控制的优点。

4. 发明申请

WO2018103185A1 故障处理的方法、计算机系统、基板管理控制器和系统审中-公开
公开(公告)号：WO2018103185A1
公开(公告)日：2018-06-14
申请号：PCT/CN2017/071617
申请日：2017-01-19
申请人：华为技术有限公司
发明人：宋刚
IPC分类号： G06F13/24
CPC分类号： G06F13/24 , G06F2213/2406
摘要：本发明公开了一种故障处理的方法、计算机系统、基板管理控制器和系统。该方法包括：根据可纠正错误的收集信息，确定发生可纠正错误风暴；关闭可纠正错误集合中的可纠正错误的产生模块的SMI使能，其中，该可纠正错误集合包括该可纠正错误风暴相关的可纠正错误；向BMC发送SMI使能关闭通知信息；接收该BMC在接收到该SMI使能关闭通知信息预定时间后发送的SMI使能打开通知信息；根据该SMI使能打开通知信息，打开已关闭的可纠正错误的产生模块的SMI使能。本发明实施例的故障处理的方法、BIOS、BMC和系统，能够有效地处理可纠正错误风暴。

5. 发明申请

WO2014012580A1 DEVICE AND METHOD FOR INTERRUPT COALESCING 审中-公开
标题翻译：用于中断分析的设备和方法
公开(公告)号：WO2014012580A1
公开(公告)日：2014-01-23
申请号：PCT/EP2012/064004
申请日：2012-07-17
申请人： SIEMENS AKTIENGESELLSCHAFT , HILDNER, Christian
发明人： HILDNER, Christian
IPC分类号： G06F13/24
CPC分类号： G06F13/24 , G06F2213/2406
摘要： The invention relates to an external logic device (1) for a network interface controller (2) to enable interrupt coalescing. The network interface controller (2) has a cause register (4) for storing information about interrupt causes and drives an interrupt line (3). The external logic device (1) is connectable to the cause register (4) for reading the contents of the cause register (4), and to the interrupt line (3) of the network interface controller (2) and to an interrupt input of a processor (6) for forwarding interrupts from the interrupt line (3) of the network interface controller (2) to the processor (6). The external logic device (1) has a timer (7) which is initializable when the interrupt line (3) contains an interrupt, is constructed to delay the forwarding of interrupts, depending on the current contents of the cause register (4), until a timeout of the timer (7) is reached.
摘要翻译：本发明涉及一种用于网络接口控制器（2）以实现中断聚合的外部逻辑设备（1）。网络接口控制器（2）具有用于存储关于中断原因的信息并驱动中断线（3）的原因寄存器（4）。外部逻辑器件（1）可连接到原因寄存器（4），用于读取原因寄存器（4）的内容和网络接口控制器（2）的中断线（3）和中断输入用于将来自所述网络接口控制器（2）的中断线（3）的中断转发到所述处理器（6）的处理器（6）。外部逻辑器件（1）具有定时器（7），当中断线（3）包含中断时，该定时器可被初始化，构成为根据原因寄存器（4）的当前内容延迟中断的转发，直到达到定时器（7）的超时。

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