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1. 发明申请

WO2008110802B1 PROCESSOR REGISTER ARCHITECTURE 审中-公开
标题翻译：处理器注册架构
公开(公告)号：WO2008110802B1
公开(公告)日：2008-11-13
申请号：PCT/GB2008000874
申请日：2008-03-13
申请人： XMOS LTD , MAY DAVID
发明人： MAY DAVID
IPC分类号： G06F9/38 , G06F9/48
CPC分类号： G06F9/3851 , G06F9/30032 , G06F9/3009 , G06F9/30123 , G06F9/327 , G06F9/5011 , G06F2209/507
摘要： The invention provides a processor comprising an execution unit for executing multiple threads, each thread comprising a sequence of instructions and each thread being designated to handle activity from at least one specified source. The processor also comprises a thread scheduler for scheduling a plurality of threads to be executed by the execution unit, said scheduling being based on the respective activity handled by the threads; and a plurality of sets of registers connected to the execution unit. Each set of registers is arranged to store information representing a respective one of the plurality of threads, at least a part of the information being accessible by the execution unit for use in executing the respective thread when scheduled.
摘要翻译：本发明提供了一种处理器，包括用于执行多个线程的执行单元，每个线程包括一系列指令，每个线程被指定为处理来自至少一个指定源的活动。该处理器还包括一个线程调度器，用于调度由执行单元执行的多个线程，所述调度基于由线程处理的相应活动; 以及连接到执行单元的多组寄存器。每组寄存器被设置为存储表示多个线程中的相应一个线程的信息，所述信息的至少一部分可由执行单元访问以用于在调度时执行各个线程。

2. 发明申请

WO2017080021A1 SYSTEM AND METHOD FOR HARDWARE MULTITHREADING TO IMPROVE VLIW DSP PERFORMANCE AND EFFICIENCY 审中-公开
标题翻译：用于硬件多线程改善VLIW DSP性能和效率的系统和方法
公开(公告)号：WO2017080021A1
公开(公告)日：2017-05-18
申请号：PCT/CN2015/098104
申请日：2015-12-21
申请人： HUAWEI TECHNOLOGIES CO., LTD.
发明人： SUN, Tong , XU, Ying , CHEN, Weizhong
IPC分类号： G06F9/38
CPC分类号： G06F9/3009 , G06F9/3012 , G06F9/3851 , G06F9/3853 , G06F9/3889 , G06F9/3891 , G06F9/4881 , G06F9/5027 , G06F2209/507
摘要： A system and method of hardware multithreading in VLIW DSPs includes an instruction fetch and dispatch unit, a plurality of program control units coupled to the instruction fetch and dispatch unit, a plurality of function units coupled to the plurality of program control units, and a mode control unit coupled to the function units and the program control units, the mode control unit configured to dynamically organize the plurality of function units and the plurality of program control units into one or more threads, each thread comprising a program control of the plurality of program control units and a subset of the plurality of function units.
摘要翻译： VLIW DSP中的硬件多线程处理的系统和方法包括指令获取和分派单元，耦合到指令获取和分派单元的多个程序控制单元，耦合到所述多个以及模式控制单元，耦合到所述功能单元和所述程序控制单元，所述模式控制单元被配置为将所述多个功能单元和所述多个程序控制单元动态地组织为一个或多个线程，每个线程包括多个程序控制单元的程序控制和多个功能单元的子集。

3. 发明申请

WO2013147895A2 DYNAMIC PHYSICAL REGISTER USE THRESHOLD ADJUSTMENT AND CROSS THREAD STALL IN MULTI-THREADED PROCESSORS 审中-公开
标题翻译：动态物理寄存器在多线程处理器中使用阈值调整和交叉螺纹
公开(公告)号：WO2013147895A2
公开(公告)日：2013-10-03
申请号：PCT/US2012/031710
申请日：2012-03-30
申请人： INTEL CORPORATION , HADLEY, James, D. , SRINIVASAN, Srikanth, T. , MERTEN, Matthew, C. , RAJWAR, Ravi, Rajwar , LIM, David, G. , ILYIN, Yury, N.
发明人： HADLEY, James, D. , SRINIVASAN, Srikanth, T. , MERTEN, Matthew, C. , RAJWAR, Ravi, Rajwar , LIM, David, G. , ILYIN, Yury, N.
CPC分类号： G06F9/3851 , G06F9/384 , G06F9/3891 , G06F9/5011 , G06F2209/504 , G06F2209/507 , Y02D10/22
摘要： A method in a processor of handling physical register use of an aspect includes determining that a first thread is attempting to enter a transitory higher physical register use mode. A physical register use threshold of a second thread is reduced from a higher physical register use threshold to a lower physical register use threshold, in response to the determination that the first thread is attempting to enter the transitory higher physical register use mode. It is determined that a physical register use value of the second thread is not within the lower physical register use threshold. The first thread is prevented from entering the transitory higher physical register use mode, while the physical register use value of the second thread is not within the lower physical register use threshold.
摘要翻译：处理器中处理方面的方法包括确定第一线程尝试进入短暂的较高物理寄存器使用模式。响应于确定第一线程尝试进入暂时性较高的物理寄存器使用模式，第二线程的物理寄存器使用阈值从较高物理寄存器使用阈值减小到较低物理寄存器使用阈值。确定第二线程的物理寄存器使用值不在较低的物理寄存器使用阈值内。第一个线程被阻止进入暂时更高的物理寄存器使用模式，而第二个线程的物理寄存器使用值不在较低的物理寄存器使用阈值内。

4. 发明申请

WO2012135050A2 MEMORY FRAGMENTS FOR SUPPORTING CODE BLOCK EXECUTION BY USING VIRTUAL CORES INSTANTIATED BY PARTITIONABLE ENGINES 审中-公开
标题翻译：使用可分割引擎的虚拟核心支持代码块执行的内存碎片
公开(公告)号：WO2012135050A2
公开(公告)日：2012-10-04
申请号：PCT/US2012/030409
申请日：2012-03-23
申请人： SOFT MACHINES, INC. , ABDALLAH, Mohammad
发明人： ABDALLAH, Mohammad
IPC分类号： G06F9/06 , G06F9/30 , G06F12/08 , G06F15/76
CPC分类号： G06F9/3836 , G06F9/30043 , G06F9/3012 , G06F9/30123 , G06F9/30141 , G06F9/30189 , G06F9/3834 , G06F9/3838 , G06F9/3851 , G06F9/3855 , G06F9/3857 , G06F9/3889 , G06F9/5027 , G06F12/0875 , G06F2209/507 , G06F2212/452 , Y02D10/22
摘要： A system for executing instructions using a plurality of memory fragments for a processor. The system includes a global front end scheduler for receiving an incoming instruction sequence, wherein the global front end scheduler partitions the incoming instruction sequence into a plurality of code blocks of instructions and generates a plurality of inheritance vectors describing interdependencies between instructions of the code blocks. The system further includes a plurality of virtual cores of the processor coupled to receive code blocks allocated by the global front end scheduler, wherein each virtual core comprises a respective subset of resources of a plurality of partitionable engines, wherein the code blocks are executed by using the partitionable engines in accordance with a virtual core mode and in accordance with the respective inheritance vectors. A plurality memory fragments are coupled to the partitionable engines for providing data storage.
摘要翻译：用于使用用于处理器的多个存储器片段来执行指令的系统
。该系统包括用于接收传入指令序列的全局前端调度器，其中全局前端调度器将传入指令序列分割为多个指令代码块并且生成描述代码块指令之间的相互依赖性的多个继承向量。该系统还包括处理器的多个虚拟核心，其被耦合以接收由全局前端调度器分配的代码块，其中每个虚拟核心包括多个可分割引擎的相应的资源子集，其中代码块通过使用根据虚拟核心模式并根据相应的继承向量来执行可分区引擎。多个存储器片段被耦合到可分区引擎以提供数据存储。

5. 发明申请

WO2011155046A1 マルチコアプロセッサシステム、制御プログラム、および制御方法审中-公开
标题翻译：多核处理器系统，控制程序和控制方法
公开(公告)号：WO2011155046A1
公开(公告)日：2011-12-15
申请号：PCT/JP2010/059875
申请日：2010-06-10
申请人：富士通株式会社 , 栗原康志 , 山下浩一郎 , 山内宏真
发明人：栗原　康志 , 山下　浩一郎 , 山内　宏真
IPC分类号： G06F12/08
CPC分类号： G06F12/0842 , G06F9/5088 , G06F12/0831 , G06F12/0875 , G06F12/126 , G06F2209/507 , G06F2212/1016 , G06F2212/452
摘要：　ＯＳ（１４１）は、マルチコアプロセッサから、各ＣＰＵに割り当てられたタスクの命令コードサイズの合計値を算出し、実行コード（５０２）が格納されているマスタＣＰＵ（１０１）よりも算出結果が小さいＣＰＵを特定する。スレーブＣＰＵ（１０３）が特定される。スヌープコントローラ（１０５）は、スレーブＣＰＵ（１０３）の命令キャッシュ（１１１）からスレーブＣＰＵ（１０３）の命令キャッシュ（１１３）へ実行コード（５０２）を移動させる。ＯＳ（１４３）は、実行コード（５０２）がスレーブＣＰＵ（１０３）の命令キャッシュ（１１３）に移動させられた後、命令キャッシュ（１１３）のうち実行コードが格納された領域を書き込み禁止領域に設定することで、実行コード（５０２）を命令キャッシュ（１１３）に常駐させる。
摘要翻译： OS（操作系统）（141）计算分配给多核处理器的每个CPU的任务的命令代码大小的总和，并且以小于主CPU（101）的大小的计算结果来识别CPU ），其上存储执行代码（502）。识别从CPU（103）。侦听控制器（105）将执行代码（502）从从属CPU（103）的命令高速缓存（111）移动到从CPU（103）的命令高速缓存（113）。在将执行代码（502）迁移到从CPU（103）的命令高速缓存（113）之后，OS（143）指定执行代码被存储为只读的命令高速缓存（113）的区域区域，从而将执行代码（502）驻留在命令高速缓存（113）中。

6. 发明申请

WO2007076190A2 EFFICIENT TASK SCHEDULING BY ASSIGNING FIXED REGISTERS TO SCHEDULER 审中-公开
标题翻译：通过将固定的寄存器分配给调度器来进行有效的任务调度
公开(公告)号：WO2007076190A2
公开(公告)日：2007-07-05
申请号：PCT/US2006061085
申请日：2006-11-20
申请人： SONY COMPUTER ENTERTAINMENT INC , IWAMOTO TATSUYA
发明人： IWAMOTO TATSUYA
CPC分类号： G06F9/5011 , G06F9/461 , G06F2209/507
摘要： Task scheduling in a processing system having a main memory and a processor having a plurality of software-configurable registers is disclosed. The processor may be a synergistic processing unit (SPU) of a cell processor. The processing system operates under the control of a kernel and a program code. A subset of the plurality of software-configurable registers is reserved for use by the kernel. Upon occurrence of an interrupt event requiring control of the processor by the kernel, the kernel may be run on the processor without saving the contents the plurality of registers.
摘要翻译：公开了具有主存储器和具有多个软件可配置寄存器的处理器的处理系统中的任务调度。处理器可以是小区处理器的协同处理单元（SPU）。处理系统在内核和程序代码的控制下运行。多个软件可配置寄存器的子集保留供内核使用。在发生需要内核对处理器进行控制的中断事件时，可以在处理器上运行内核而不保存多个寄存器的内容。

7. 发明申请

WO2014198284A1 RESSOURCENZUTEILER, MEHRKERNPROZESSOR UND RESSOURCENZUTEILUNGSVERFAHREN 审中-公开
标题翻译：资源分配器，更多核处理器和资源分配过程
公开(公告)号：WO2014198284A1
公开(公告)日：2014-12-18
申请号：PCT/EP2013/061892
申请日：2013-06-10
申请人： SIEMENS AKTIENGESELLSCHAFT
发明人： GRAF, Rene
IPC分类号： G06F9/48 , G06F9/38 , G06F9/30
CPC分类号： G06F9/4881 , G06F9/5011 , G06F2209/485 , G06F2209/507
摘要： Ein Ressourcenzuteiler (10) zur Steuerung eines Prozessors (20) mit mindestens zwei Kernen (21, 22) umfasst eine Vorrichtung (11) zum Starten (110) eines ersten Prozesses (31) auf einem ersten Kern (21) des Prozessors (20), eine Vorrichtung (12) zum Starten (120) eines zweiten Prozesses (32) auf einem zweiten Kern (22) des Prozessors (20) und eine Vorrichtung (14) zum Unterbrechen (140) oder Abbrechen des ersten Prozesses (31). Der Ressourcenzuteiler (10) umfasst auch eine Vorrichtung (13) zum Empfangen (130') einer Ressourcenanforderung (51), wenn der zweite Prozess (32) auf ein Freiwerden einer Ressource (44, SL1-3) wartet, die von den beiden Kernen (21, 22) nicht ohne gegenseitige Beeinflussung der beiden Prozesse (31, 32) gleichzeitig genutzt werden kann. Außerdem betrifft die Erfindung einen Mehrkernprozessor (20), der einen erfindungsgemäßen Ressourcenzuteiler (10) umfasst und ein entsprechendes Ressourcenzuteilungsverfahren (100).
摘要翻译：用于控制处理器（20），其具有至少两个核（21，22）一种资源分配器（10）包括用于在所述处理器的第一核（21）开始（110）的第一过程（31）的装置（11）（20）用于开始装置（12）（120）上的处理器（20）和装置（14）的第二磁芯（22）的第二处理（32），用于中断（140），或取消所述第一过程（31）。资源分配器（10）还包括装置（13），用于资源请求的接收（130“）（51）当所述第二过程（32）到资源的释放（44，SL1-3）等待由两个芯（21，22）而在两个过程的相互干扰（31，32）可同时使用。此外，本发明涉及一种多核心处理器（20），包括根据本发明的（10）和相应的资源分配过程（100），资源分配器。

8. 发明申请

WO2012026124A1 スレッド調停システム、プロセッサ、映像記録再生装置、およびスレッド調停方法审中-公开
标题翻译：螺纹仲裁系统，处理器，视频记录/再现设备和螺纹仲裁方法
公开(公告)号：WO2012026124A1
公开(公告)日：2012-03-01
申请号：PCT/JP2011/004727
申请日：2011-08-25
申请人：パナソニック株式会社 , 越智直紀
发明人：越智　直紀
IPC分类号： G06F9/50 , G06F9/48 , G06F9/52
CPC分类号： G06F9/5011 , G06F2209/507
摘要：　プロセッサ（１０）が有する共有リソースである演算器Ｘ（５３）は、各スレッド（６１～６３）に含まれる特定命令によって時分割に占有され、前記各スレッドは、前記各スレッドに順次排他的に割り当てられるタイムスロットにおいて前記特定命令の上流ステージ（２０～４０）が処理されることによって演算器Ｘ（５３）を使用できる状態になり、その後、複数のタイムスロットにわたって前記特定命令の下流ステージの処理のために演算器Ｘ（５３）を占有し、スレッド調停システムは、第１スレッドが演算器Ｘ（５３）の使用を終了したときに、前記第１スレッドと前記第１スレッドとは異なる第２スレッドとがそれぞれ演算器Ｘ（５３）を使用できる状態にある場合、前記第１スレッドよりも先に前記第２スレッドに演算器Ｘ（５３）を割り当てる。
摘要翻译：在本发明中，作为处理器（10）所具有的共享资源的算术单元（X）（53）通过包含在每个线程中的特定命令（61-63）以时间共享的方式被占用）。线程进入可以通过顺序且排他地分配给线程的时隙中处理的特定命令的上游级（20-40）使用算术单元（X）（53）的状态; 之后，为了处理跨越多个时隙的特定命令的下游阶段，算出运算单元（X）（53）。当第一线程已经完成使用算术单元（X）（53）时，在与第一线程不同的第一线程和第二线程各自处于可以使用算术单元（X）的状态下 53），线程仲裁系统在第一线程之前将运算单元（X）（53）分配给第二线程。

9. 发明申请

WO2008110802A1 PROCESSOR REGISTER ARCHITECTURE 审中-公开
标题翻译：处理器寄存器体系结构
公开(公告)号：WO2008110802A1
公开(公告)日：2008-09-18
申请号：PCT/GB2008/000874
申请日：2008-03-13
申请人： XMOS LTD , MAY, David
发明人： MAY, David
IPC分类号： G06F9/38 , G06F9/48
CPC分类号： G06F9/3851 , G06F9/30032 , G06F9/3009 , G06F9/30123 , G06F9/327 , G06F9/5011 , G06F2209/507
摘要： The invention provides a processor comprising an execution unit for executing multiple threads, each thread comprising a sequence of instructions and each thread being designated to handle activity from at least one specified source. The processor also comprises a thread scheduler for scheduling a plurality of threads to be executed by the execution unit, said scheduling being based on the respective activity handled by the threads; and a plurality of sets of registers connected to the execution unit. Each set of registers is arranged to store information representing a respective one of the plurality of threads, at least a part of the information being accessible by the execution unit for use in executing the respective thread when scheduled.
摘要翻译：本发明提供了一种处理器，包括用于执行多个线程的执行单元，每个线程包括一系列指令，并且每个线程被指定为处理来自至少一个指定源的活动。处理器还包括线程调度器，用于调度要由执行单元执行的多个线程，所述调度基于线程处理的各个活动; 以及连接到执行单元的多组寄存器。每组寄存器被设置为存储表示多个线程中的相应线程的信息，至少一部分信息可由执行单元访问以用于在计划时执行相应线程。

10. 发明申请

WO2007034232A2 SCALABLE MULTI-THREADED MEDIA PROCESSING ARCHITECTURE 审中-公开
标题翻译：可扩展多线程媒体处理架构
公开(公告)号：WO2007034232A2
公开(公告)日：2007-03-29
申请号：PCT/GB2006/003603
申请日：2006-09-26
申请人： IMAGINATION TECHNOLOGIES LIMITED , HOWSON, John
发明人： HOWSON, John
IPC分类号： G06F9/38
CPC分类号： G06F9/3851 , G06F9/3824 , G06F9/5011 , G06F2209/507
摘要： A method and apparatus are provided for processing multiple streams of data on a plurality of execution threads. Data is selected from a plurality of data sources (1001 ). An address in the data storage means (1036) is allocated for the data thus selected. The selected data is then loaded into the allocated address. Following this an execution task comprising the selected data source, the data address and an execution address is constructed and the data task is queued with previously constructed tasks. A determination is made as to which processing resources are required for each task and tasks are selected for execution in dependence on this. Tasks selected for execution are distributed across a plurality of processing threads (170). The allocation of data storage in the data storage means includes the steps of selecting data from one of the data sources and supplying a code execution address to a programmable data sequencer (1004). The code from the code execution address is executed to cause data to be written to the data storage means. Furthermore, a tile based computer graphic rendering system may comprise a plurality of mulit-threaded processor cores. Each processor core is allocated to different sectors of the tile.
摘要翻译：提供了一种用于在多个执行线程上处理多个数据流的方法和装置。从多个数据源（1001）中选择数据。为这样选择的数据分配数据存储装置（1036）中的地址。然后将选定的数据加载到分配的地址中。在此之后，包括所选数据源的执行任务，构建数据地址和执行地址，并且数据任务与先前构造的任务排队。确定每个任务需要哪些处理资源，并根据此选择执行任务。选择执行的任务分布在多个处理线程（170）上。数据存储装置中的数据存储的分配包括从数据源之一中选择数据并将代码执行地址提供给可编程数据定序器（1004）的步骤。执行代码执行地址的代码以使数据被写入数据存储装置。此外，基于瓦片的计算机图形呈现系统可以包括多个多线程处理器核心。每个处理器核心分配给瓦片的不同扇区。

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