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1. 发明申请

WO2008005630A2 METHODS FOR MINIMIZING MASK UNDERCUTS AND NOTCHES FOR PLASMA PROCESSING SYSTEM 审中-公开
标题翻译：用于最小化等离子体处理系统的掩模和凹槽的方法
公开(公告)号：WO2008005630A2
公开(公告)日：2008-01-10
申请号：PCT/US2007069910
申请日：2007-05-29
申请人： LAM RES CORP , PANDHUMSOPORN TAMARAK , COFER ALFERD , BOSCH WILLIAM
发明人： PANDHUMSOPORN TAMARAK , COFER ALFERD , BOSCH WILLIAM
IPC分类号： H01L21/302 , H01L21/461
CPC分类号： H01L21/30655 , B81C1/00571 , H01L21/32137
摘要： A method for etching silicon layer of a substrate, which is deposited on a bottom electrode in a plasma processing chamber. The method includes performing a main etch step until at least 70 percent of silicon layer is etched. The method further includes an overetch step, which includes a first, second, and third process steps. The first process step employs a first process recipe, the second process step employs a second process recipe, and the third process step employs a third process recipe. The second process recipe employs a second bottom bias voltage level applied to the bottom electrode which is higher than the first bottom bias voltage level employs in the first process recipe and the third bottom bias voltage level employs in the third process recipe. The first, second, and third process steps are alternated a plurality of times until silicon layer is etched through.
摘要翻译：一种用于蚀刻沉积在等离子体处理室中的底部电极上的衬底的硅层的方法。该方法包括执行主蚀刻步骤，直到至少70％的硅层被蚀刻。该方法还包括一个过程延伸步骤，其包括第一，第二和第三工艺步骤。第一处理步骤采用第一处理配方，第二处理步骤采用第二处理配方，并且第三处理步骤采用第三处理配方。第二工艺配方采用施加到底部电极的第二底部偏置电压电平，该第二底部偏置电压电平高于第一工艺配方中采用的第一底部偏置电压电平，并且第三工艺配方采用第三底部偏置电压电平。第一，第二和第三工艺步骤交替多次，直到硅层被蚀刻通过。

2. 发明申请

WO2006050607A1 ETCHING TECHNIQUE FOR CREATION OF THERMALLY-ISOLATED MICROSTRUCTURES 审中-公开
标题翻译：用于创建热分离微结构的蚀刻技术
公开(公告)号：WO2006050607A1
公开(公告)日：2006-05-18
申请号：PCT/CA2005/001726
申请日：2005-11-10
申请人： MICROBRIDGE TECHNOLOGIES INC. , LANDSBERGER, Leslie , GRUDIN, Oleg , URBAN, Jens , SCHWARZ, Uwe
发明人： LANDSBERGER, Leslie , GRUDIN, Oleg , URBAN, Jens , SCHWARZ, Uwe
IPC分类号： H01L21/76 , H01L29/04
CPC分类号： H01L21/764 , B81C1/00571 , H01L21/30608
摘要： There is described a method for creating a thermally-isolated microstructure on a slab of mono-crystalline silicon which uses a hybrid dry-then-wet etch technique that when controlled, can produce microstructures without any silicon adhering underneath, microstructures having small masses of silicon adhering underneath, and microstructures that are still attached to the slab of mono-crystalline silicon via a waisted silicon body. When creating the microstructures with a waisted silicon body, the thermal isolation of the microstructure can be designed by controlling the depth of the etching and the size of the waist.
摘要翻译：描述了在单晶硅板上形成热隔离微结构的方法，该方法使用混合干 - 湿蚀刻技术，当被控制时，可以产生微结构，而没有任何硅粘附在其下，微结构具有小质量的硅粘附在下面，以及通过腰部硅体仍然附着在单晶硅板上的微结构。当用腰部硅体制造微结构时，可以通过控制蚀刻深度和腰部尺寸来设计微结构的热隔离。

3. 发明申请

WO2005071721A1 PLASMA ETCHING PROCESS 审中-公开
标题翻译：等离子体蚀刻过程
公开(公告)号：WO2005071721A1
公开(公告)日：2005-08-04
申请号：PCT/GB2005/000269
申请日：2005-01-25
申请人： OXFORD INSTRUMENTS PLASMA TECHNOLOGY LIMITED , GOODYEAR, Andrew, Leonard , WITHEY, Andrew
发明人： GOODYEAR, Andrew, Leonard , WITHEY, Andrew
IPC分类号： H01L21/3065
CPC分类号： H01L21/3065 , B81C1/00571 , C23F4/00
摘要： A plasma etching process comprises exposing a substrate through a mask to a plasma having a working composition adapted, at a working temperature, to etch the substrate through the mask to form a cavity having a passivant layer formed on its side wall. During an initial phase of the etching process, the plasma composition is modified and the temperature lowered so as to cause a thicker passivant layer to form at the entrance region of the cavity than would otherwise form at the normal working temperature and composition, and then returning the temperature and composition to their normal working values.
摘要翻译：等离子体蚀刻工艺包括将衬底通过掩模暴露于具有工作组合物的等离子体，该工作组合物在工作温度下适于通过掩模蚀刻衬底以形成其侧壁上形成有钝化层的空腔。在蚀刻工艺的初始阶段期间，等离子体组成被改变并且温度降低，从而在空腔的入口区域形成比在正常工作温度和组成下形成的钝化层更厚的，然后返回温度和组成等于其正常工作值。

4. 发明申请

WO02084707A3 METHOD OF ETCHING SHAPED CAVITIES AND ASSOCIATED ON-CHIP DEVICES AND MICRO-MACHINED STRUCTURES 审中-公开
标题翻译：蚀刻形状的方法和相关的片上设备和微机械结构
公开(公告)号：WO02084707A3
公开(公告)日：2003-05-08
申请号：PCT/US0210230
申请日：2002-04-03
申请人： MEMSIC INC
发明人： ZHAO YANG , HUA YAPING
IPC分类号： B81C1/00 , H01L20060101 , H01L21/301 , H01L21/302 , H01L21/3065 , H01L21/764
CPC分类号： B81C1/00571 , H01L21/3065
摘要： A method of etching a trench in a substrate using a dry plasma etch technique that allows precise control of lateral undercut. The method includes optionally forming at least one on-chip device or micro-machined structure in a surface of a silicon substrate, and covering the surface with a masking layer. A trench pattern is then imaged in or transferred to the masking layer for subsequent etching of the substrate. Upper portions of the trench are anisotropicallly etched in the substrate. The trench is then semi-anisotropically etched and isotropically etched in the substrate. By modifying isotropic etching time, a controlled lateral undercut can be achieved as the trench id etched vertically in the substrate.
摘要翻译：使用允许精确控制横向底切的干等离子体蚀刻技术来蚀刻衬底中的沟槽的方法。该方法包括任选地在硅衬底的表面中形成至少一个片上器件或微加工结构，并用掩模层覆盖该表面。然后将沟槽图案成像在掩模层中或转移到掩模层，以便随后蚀刻衬底。沟槽的上部在基板中各向异性蚀刻。然后在衬底中对该沟槽进行半各向异性蚀刻和各向同性蚀刻。通过改变各向同性蚀刻时间，可以在衬底中垂直蚀刻的沟槽ID来实现受控的横向底切。

5. 发明申请

WO01072631A1 FABRICATION AND CONTROLLED RELEASE OF STRUCTURES USING ETCH-STOP TRENCHES 审中-公开
标题翻译：使用延迟固化的结构的制造和控制释放
公开(公告)号：WO01072631A1
公开(公告)日：2001-10-04
申请号：PCT/US2001/009461
申请日：2001-03-23
IPC分类号： B81B3/00 , B81C1/00
CPC分类号： B81C1/00571 , B81B2203/0136
摘要： MEMS structures may be formed on a substrate by forming a series trenches filled with etch-stop material in the device layer, followed by an isotropic etch of the device material stopping on the etch-stop material. This approach provides a controlled release method where the exact timing of the isotropic release etch becomes non-critical. Further, using this method, structures with significant topology may be fabricated while keeping the wafer topology to a minimum during processing until the very end of the process. Using the method of this invention, features with large topology may be formed while keeping the wafer topology to a minimum until the very end of the process.
摘要翻译： MEMS结构可以通过在器件层中形成填充有蚀刻停止材料的串联沟槽，然后在蚀刻停止材料上停止的器件材料的各向同性蚀刻，在衬底上形成。这种方法提供了一种控制释放方法，其中各向同性释放蚀刻的精确定时变得非关键。此外，使用这种方法，可以制造具有显着拓扑结构的结构，同时在处理期间将晶片拓扑保持最小，直到过程的最后结束。使用本发明的方法，可以形成具有大拓扑结构的特征，同时将晶片拓扑保持在最小状态，直到处理结束。

6. 发明申请

WO01063657A1 TWO ETCHANT ETCH METHOD 审中-公开
标题翻译：两种ETCH方法
公开(公告)号：WO01063657A1
公开(公告)日：2001-08-30
申请号：PCT/US2001/005949
申请日：2001-02-22
IPC分类号： B81C1/00 , H01L21/3065 , H01L21/3213
CPC分类号： H01L21/30655 , B81B2203/033 , B81C1/00571 , B81C2201/0132 , H01L21/3065 , H01L21/32137
摘要： A two etchant etch method for etching a layer that is part of a masked structure is described. The method is useful, for example, in microelectrical mechanical system (MEMS) applications, and in the fabrication of integrated circuits and other electronic devices. The method can be used advantageously to optimize a plasma etch process capable of etching strict profile control trenches with 89 DEG +/-1 DEG sidewalls in silicon layers formed as part of a mask structure where the mask structure induces variations in etch rate. The inventive two etchant etch method etches a layer in a structure with a first etchant etch until a layer in a fastest etching region is etched. The layer is then etched with a second etchant until a layer in a region with a slowest etch rate is etched. A second etchant may also be selected to provide sidewall passivation and selectivity to an underlying layer of the structure.
摘要翻译：描述了用于蚀刻作为掩模结构的一部分的层的两种蚀刻剂蚀刻方法。该方法例如在微电机械系统（MEMS）应用中以及集成电路和其它电子设备的制造中是有用的。该方法可以有利地用于优化等离子体蚀刻工艺，该等离子体蚀刻工艺能够在形成为掩模结构的掩模结构的一部分的硅层中蚀刻严格的具有89°+/- 1°侧壁的轮廓控制沟槽，其中掩模结构引起蚀刻速率的变化。本发明的两种蚀刻剂蚀刻方法蚀刻具有第一蚀刻剂蚀刻的结构中的层，直到蚀刻最快蚀刻区域中的层。然后用第二蚀刻剂蚀刻该层，直到蚀刻具有最慢蚀刻速率的区域中的层。还可以选择第二蚀刻剂以向结构的下层提供侧壁钝化和选择性。

7. 发明申请

WO00023376A1 METHOD FOR PROCESSING SILICON USING ETCHING PROCESSES 审中-公开
标题翻译：一种用于处理硅通过蚀刻工艺
公开(公告)号：WO00023376A1
公开(公告)日：2000-04-27
申请号：PCT/DE1999/003018
申请日：1999-09-22
IPC分类号： B81C1/00 , B81B3/00 , H01L21/302 , H01L21/3065
CPC分类号： H01L21/30655 , B81C1/00571 , B81C2201/014
摘要： The invention relates to a method for etching a first silicon layer (15) which is provided with an etching mask (10) for defining lateral recesses (21). Trenches (21') are produced in the area of the lateral recesses (21) in a first plasma etching process by means of anisotropic etching. As soon as a barrier layer (12, 14, 14', 16) buried between the first silicon layer (15) and another silicon layer (17) is reached, the first etching process virtually comes to a stop (17). This barrier layer is then etched through in the exposed areas (23, 23') using a second etching process. An etching of the other silicon layer (17, 17') is then effected in a subsequent third etching process. This enables the production of free-standing structures for sensor elements using a simplified process which is fully compatible with the process steps in IC integration technology.
摘要翻译：建议用的蚀刻掩模（10），蚀刻第一硅层（15）来定义（21）设置在所述侧向凹槽的方法。在第一种等离子体蚀刻工艺（21“）在横向凹槽（21）通过各向异性蚀刻沟槽的区域中产生的。第一蚀刻工艺一旦一个第一硅层（15）和另外的硅层（17）之间埋入分离层（12，14，14”，16）实现来几乎停止。此后，将该隔离层是在暴露部分（23，23“）通过第二蚀刻工艺蚀刻。然后，随后的第三蚀刻工艺使硅层（17，17“）的一个进一步的蚀刻。这个传感器元件的自由站立结构可以以简单的过程，是与IC集成技术的处理步骤完全兼容来制造。

8. 发明申请

WO2008005630B1 METHODS FOR MINIMIZING MASK UNDERCUTS AND NOTCHES FOR PLASMA PROCESSING SYSTEM 审中-公开
标题翻译：最小化等离子体处理系统的掩模UN条和切口的方法
公开(公告)号：WO2008005630B1
公开(公告)日：2008-05-08
申请号：PCT/US2007069910
申请日：2007-05-29
申请人： LAM RES CORP , PANDHUMSOPORN TAMARAK , COFER ALFERD , BOSCH WILLIAM
发明人： PANDHUMSOPORN TAMARAK , COFER ALFERD , BOSCH WILLIAM
IPC分类号： H01L51/00 , H01L21/02
CPC分类号： H01L21/30655 , B81C1/00571 , H01L21/32137
摘要： A method for etching silicon layer of a substrate, which is deposited on a bottom electrode in a plasma processing chamber. The method includes performing a main etch step until at least 70 percent of silicon layer is etched. The method further includes an overetch step, which includes a first, second, and third process steps. The first process step employs a first process recipe, the second process step employs a second process recipe, and the third process step employs a third process recipe. The second process recipe employs a second bottom bias voltage level applied to the bottom electrode which is higher than the first bottom bias voltage level employs in the first process recipe and the third bottom bias voltage level employs in the third process recipe. The first, second, and third process steps are alternated a plurality of times until silicon layer is etched through.
摘要翻译：一种用于蚀刻沉积在等离子体处理室中的底部电极上的衬底的硅层的方法。该方法包括执行主要蚀刻步骤直到蚀刻硅层的至少70％。该方法还包括过度步骤，其包括第一，第二和第三处理步骤。第一处理步骤采用第一处理配方，第二处理步骤采用第二处理配方，并且第三处理步骤采用第三处理配方。第二工艺配方采用施加到底部电极的第二底部偏压电平，该第二底部偏压电平高于在第一工艺配方中采用的第一底部偏压电平并且在第三工艺配方中采用第三底部偏压电压。第一，第二和第三工艺步骤交替多次，直到硅层被蚀刻穿过。

9. 发明申请

WO2004016546A2 SCHICHTSYSTEM MIT EINER SILIZIUMSCHICHT UND EINER PASSIVIERSCHICHT, VERFAHREN ZUR ERZEUGUNG EINER PASSIVIERSCHICHT AUF EINER SILIZIUMSCHICHT UND DEREN VERWENDUNG 审中-公开
标题翻译：具有硅层和被动层的层系统，用于在硅层上产生被动层的方法及其用途
公开(公告)号：WO2004016546A2
公开(公告)日：2004-02-26
申请号：PCT/DE2003/001436
申请日：2003-05-06
申请人： ROBERT BOSCH GMBH , URBAN, Andrea , LAERMER, Franz , BREITSCHWERDT, Klaus
发明人： URBAN, Andrea , LAERMER, Franz , BREITSCHWERDT, Klaus
IPC分类号： B81C1/00
CPC分类号： B81C1/00571 , B81B2203/033 , B81C2201/016 , H01L21/0332
摘要： Es wird ein Schichtsystem mit einer Siliziumschicht (11) vorgeschlagen, auf der zumindest bereichsweise oberflächlich eine Passivierschicht (17) aufgebracht ist, wobei die Passivierschicht (17) eine erste, zumindest weitgehend anorganische Teilschicht (14) und eine zweite, zumindest weitgehend polymere Teilschicht (15) aufweist. Weiter wird ein Verfahren zur Erzeugung einer Passivierschicht (17) auf einer Siliziumschicht (11) vor geschlagen, wobei auf der Siliziumschicht (11) eine erste, anorganische Teilschicht (14), auf dieser eine Zwischenschicht und auf dieser eine zweite, polymere Teilschicht (15) erzeugt wird, die die Passivierschicht (17) bilden. Die Erzeugung der Zwischenschicht erfolgt derart, dass die Zwischenschicht in ihrem der ersten Teilschicht (14) benachbarten Oberflächenbereich wie die erste Teilschicht (14) und in ihrem der zweiten Teilschicht (15) benachbarten Oberflächenbereich wie die zweite Teilschicht (15) zusammengesetzt ist, und dass die Zusammensetzung der Zwischenschicht kontinuierlich oder stufenweise von der Zusammensetzung entsprechend der ersten Teilschicht in die Zusammensetzung entsprechend der zweiten Teilschicht übergeht. Das vorgeschlagene Schichtsystem oder das vorgeschlagene Verfahren eignet sich besonders bei der Erzeugung von freitragenden Strukturen in Silizium.
摘要翻译：
本发明涉及具有硅层（11），其上在＆害羞的层系统;施加至少一些区域，表面BEAR悠闲的钝化层（17），其中，所述钝化层（17）包括第一，至少基本上无机的部分层（14）和第二，至少基本上是聚合物的部分层（15）。此外，还提供了一种在硅之前在硅层（11）上形成钝化层（17）的方法。打浆，其中，所述硅层（11）上包括该中间层上的第一无机局部层（14），并在此第二聚合物部分层（15）他＆害羞;证据表明，形成钝化层（17）。中间层它＆害羞的产生;如下，使得在它的第一部分层的中间层（14）相邻的表面BEAR chenbereich作为第一局部层（14）和在其第二部分层（15）相邻的表面BEAR chenbereich类似于第二局部层（15 ），并且中间层的组成连续地或阶段地从对应于第一局部层的组合物进入对应于第二局部层的组合物。所提出的层系或所提出的方法特别适用于硅中自支撑结构的制造。

10. 发明申请

WO2002084707A2 METHOD OF ETCHING A DEEP TRENCH IN A SUBSTRATE AND METHOD OF FABRICATING ON-CHIP DEVICES AND MICRO-MACHINED STRUCTURES USING SAME 审中-公开
标题翻译：在衬底中蚀刻深度稳定器的方法以及使用其制造片上器件和微机械结构的方法
公开(公告)号：WO2002084707A2
公开(公告)日：2002-10-24
申请号：PCT/US2002/010230
申请日：2002-04-03
申请人： MEMSIC, INC.
发明人： ZHAO, Yang , HUA, Yaping
IPC分类号： H01L
CPC分类号： B81C1/00571 , H01L21/3065
摘要： A method of etching a trench in a substrate using a dry plasma etch technique that allows precise control of lateral undercut. The method includes optionally forming at least one on-chip device or micro-machined structure in a surface of a silicon substrate, and covering the surface with a masking layer. A trench pattern is then imaged in or transferred to the masking layer for subsequent etching of the substrate. Upper portions of the trench are anisotropicallly etched in the substrate. The trench is then semi-anisotropically etched and isotropically etched in the substrate. By modifying isotropic etching time, a controlled lateral undercut can be achieved as the trench id etched vertically in the substrate.
摘要翻译：使用允许精确控制横向底切的干等离子体蚀刻技术来蚀刻衬底中的沟槽的方法。该方法包括任选地在硅衬底的表面中形成至少一个片上器件或微加工结构，并用掩模层覆盖该表面。然后将沟槽图案成像在掩模层中或转移到掩模层，以便随后蚀刻衬底。沟槽的上部在基板中各向异性蚀刻。然后在衬底中对该沟槽进行半各向异性蚀刻和各向同性蚀刻。通过改变各向同性蚀刻时间，可以在衬底中垂直蚀刻的沟槽ID来实现受控的横向底切。

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