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1. 发明申请

WO2007047165A2 PROGRAMMABLE FUSE WITH SILICON GERMANIUM 审中-公开
标题翻译：可编程保险丝与硅锗
公开(公告)号：WO2007047165A2
公开(公告)日：2007-04-26
申请号：PCT/US2006/039178
申请日：2006-10-04
申请人： FREESCALE SEMICONDUCTOR INC. , HOEFLER, Alexander B. , ORLOWSKI, Marius K.
发明人： HOEFLER, Alexander B. , ORLOWSKI, Marius K.
IPC分类号： H01L21/82
CPC分类号： H01L23/5256 , H01L2924/0002 , H01L2924/3011 , H01L2924/00
摘要： A programmable fuse (120) and method of formation utilizing a layer of silicon germanium (SiGe) (e.g. monocrystalline) (105) as a thermal insulator to contain heat generated during programming. The programmable fuse, in some examples, may be devoid of any dielectric materials between a conductive layer (107) and a substrate (103). In one example, the conductive layer (107) serves as programmable material, that in a low impedance state, electrically couples conductive structures (119 and 117). A programming current is applied to the programmable material to modify the programmable material to place the fuse in a high impedance state.
摘要翻译：一种可编程熔丝（120）和利用硅锗层（SiGe）（例如单晶）（105）作为热绝缘体以形成编程期间产生的热的形成方法。在一些示例中，可编程熔丝可以在导电层（107）和衬底（103）之间没有任何介电材料。在一个示例中，导电层（107）用作可编程材料，其在低阻抗状态下电耦合导电结构（119和117）。将编程电流施加到可编程材料以修改可编程材料以将熔丝置于高阻抗状态。

2. 发明申请

WO2006019466A2 MEMORY WITH FAULT TOLERANT REFERENCE CIRCUITRY 审中-公开
标题翻译：具有容错参考电路的存储器
公开(公告)号：WO2006019466A2
公开(公告)日：2006-02-23
申请号：PCT/US2005/019506
申请日：2005-06-02
申请人： FREESCALE SEMICONDUCTOR, INC. , HOEFLER, Alexander B. , QURESHI, Qadeer A.
发明人： HOEFLER, Alexander B. , QURESHI, Qadeer A.
IPC分类号： G11C7/00
CPC分类号： G11C29/74 , G11C7/062 , G11C7/14
摘要： A memory (10) not only uses redundant cells (16, 18) but also redundant references (120, 122) to reduce the likelihood of a failure. In one approach a failure in a reference (20, 22) can cause both the primary cell (12, 14) as well as the redundant cell (16, 18) to be ineffective. To overcome this potential problem two references (20, 120) for each bit are employed. In one form, the primary cell (12) of a first bit is compared to one reference (20) and the redundant cell (16) of the first bit is compared to another reference (22). The primary (14) and redundant cell (18) of a second bit can use these two references (20, 22) as well. In another aspect, two references (60, 61) are placed in parallel for both the primary (52) and redundant cell (54) of the bit.
摘要翻译：存储器（10）不仅使用冗余单元（16,18），而且还使用冗余参考（120,122）来减少故障的可能性。在一种方法中，参考（20,22）中的故障可能导致主要细胞（12,14）以及冗余细胞（16,18）都无效。为了克服这个潜在问题，采用了每个位的两个参考（20,120）。在一种形式中，将第一位的主单元（12）与一个参考（20）进行比较，并将第一位的冗余单元（16）与另一个参考（22）进行比较。第二位的主（14）和冗余单元（18）也可以使用这两个参考（20,22）。在另一方面，对于该位的主（52）和冗余单元（54）两个并行放置两个参考（60,61）。

3. 发明申请

WO2011136948A2 CIRCUIT FOR VERIFYING THE WRITE ENABLE OF A ONE TIME PROGRAMMABLE MEMORY 审中-公开
标题翻译：用于验证一次性可编程存储器的写入电路的电路
公开(公告)号：WO2011136948A2
公开(公告)日：2011-11-03
申请号：PCT/US2011/032739
申请日：2011-04-15
申请人： FREESCALE SEMICONDUCTOR, INC. , HOEFLER, Alexander B. , MOOSA, Mohamed S.
发明人： HOEFLER, Alexander B. , MOOSA, Mohamed S.
IPC分类号： G11C17/00 , G11C16/34
CPC分类号： G11C17/16 , G11C17/18
摘要： A memory system (10) including a one time programmable (OTP) memory (16) is provided. The memory system (10) further includes a write enable verification circuit (14) including an asymmetric inverter stage (30) and a symmetric inverter stage (32) coupled at a node (34). The write enable verification circuit (14) is configured to receive a write enable signal. When the write enable signal changes from a first voltage level to a second voltage level, a voltage at the node (34) changes at a first rate and wherein when the write enable signal changes from the second voltage level to the first voltage level, the voltage at the node (34) changes at a second rate higher than the first rate. The write enable verification circuit (14) is further configured to generate a verified write enable signal for enabling programming of the OTP memory (16).
摘要翻译：提供了包括一次可编程（OTP）存储器（16）的存储器系统（10）。存储器系统（10）还包括写入使能验证电路（14），其包括耦合在节点（34）处的非对称反相器级（30）和对称反相器级（32）。写使能验证电路（14）被配置为接收写使能信号。当写使能信号从第一电压电平变为第二电压电平时，节点（34）处的电压以第一速率变化，并且其中当写使能信号从第二电压电平变为第一电压电平时，节点（34）处的电压以比第一速率高的第二速率改变。写使能验证电路（14）还被配置为产生用于实现OTP存储器（16）的编程的经验证的写使能信号。

4. 发明申请

WO2008109220A1 INTEGRATED CIRCUIT FUSE ARRAY 审中-公开
标题翻译：集成电路保险丝阵列
公开(公告)号：WO2008109220A1
公开(公告)日：2008-09-12
申请号：PCT/US2008/053131
申请日：2008-02-06
申请人： FREESCALE SEMICONDUCTOR INC. , HOEFLER, Alexander B.
发明人： HOEFLER, Alexander B.
IPC分类号： H03K19/177
CPC分类号： G11C17/16 , G11C17/18
摘要： The fuse array (40) described herein is very compact and uses little semiconductor area because of its crosspoint architecture. The disclosed crosspoint architecture reduces the number of conductors that must be run horizontally or vertically through each bit cell (for example, 50 and 60). As a result, the area required for each bit cell is significantly reduced. In one embodiment, a selected set of voltages on various wordlines (70, 72, 74) and bitlines (80, 82, 84) are used to program the fuses (60-68) to produce programmed fuses having a tighter distribution of impedances. Similarly, a selected set of voltages on various wordlines (70, 72, 74) and bitlines (80, 82, 84) are used to read the fuses (60-68).
摘要翻译：由于其交叉点架构，本文所述的熔丝阵列（40）非常紧凑并且几乎不使用半导体区域。所公开的交叉点架构减少必须在每个位单元（例如，50和60）上水平或垂直运行的导体的数量。结果，每个位单元所需的面积显着减小。在一个实施例中，使用各种字线（70,72,74）和位线（80,82,84）上的所选择的一组电压来对保险丝（60-68）进行编程以产生具有较紧的阻抗分布的编程保险丝。类似地，使用各种字线（70,72,74）和位线（80,82,84）上的选定的一组电压来读取保险丝（60-68）。

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