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1. 发明申请

WO2005052992A3 SEMICONDUCTOR DEVICE WITH SILICIDED SOURCE/DRAINS 审中-公开
标题翻译：具有硅化源/漏极的半导体器件
公开(公告)号：WO2005052992A3
公开(公告)日：2005-10-20
申请号：PCT/US2004035546
申请日：2004-10-26
申请人： FREESCALE SEMICONDUCTOR INC , JAWARANI DHARMESH , CAVE NIGEL G , RENDEN MICHAEL
发明人： JAWARANI DHARMESH , CAVE NIGEL G , RENDEN MICHAEL
IPC分类号： H01L21/265 , H01L21/336
CPC分类号： H01L29/6659 , H01L21/26506 , H01L29/665 , H01L29/6656
摘要： In a semiconductor device, a relatively deep germanium implant and activation thereof precedes deposition of the nickel for nickel silicide formation. The activation of the germanium causes the lattice constant in the region of the implant to be increased over the lattice constant of the background substrate, which is preferably silicon. The effect is that the lattice so altered avoids formation of nickel disilicide. The result is that the nickel silicide spiking is avoided.
摘要翻译：在半导体器件中，相对较深的锗注入及其激活优先于用于硅化镍形成的镍的沉积。锗的激活导致注入区域中的晶格常数增加超过背景衬底（优选硅）的晶格常数。效果是如此改变的晶格避免了二硅化镍的形成。结果是避免了硅化镍尖峰。

2. 发明申请

WO2007037881A3 SEMICONDUCTOR FABRICATION PROCESS INCLUDING SILICIDE STRINGER REMOVAL PROCESSING 审中-公开
标题翻译：半导体制造工艺，包括硅酮切除加工
公开(公告)号：WO2007037881A3
公开(公告)日：2009-06-04
申请号：PCT/US2006033479
申请日：2006-08-29
申请人： FREESCALE SEMICONDUCTOR INC , JAWARANI DHARMESH , ALVIS JOHN R , HARRISON MICHAEL G , MATTHEW LEO , MOORE JOHN E , MORA RODE R
发明人： JAWARANI DHARMESH , ALVIS JOHN R , HARRISON MICHAEL G , MATTHEW LEO , MOORE JOHN E , MORA RODE R
IPC分类号： H01L21/3205
CPC分类号： H01L21/28518 , H01L21/2855
摘要： A semiconductor fabrication process includes forming a gate electrode (112) overlying a gate dielectric (114) overlying a semiconductor substrate (104) of a wafer (101) and a liner dielectric layer (116) including vertical portions (118) adjacent sidewalls of the gate electrode and horizontal portions (117) overlying an upper surface of the semiconductor substrate (104). A spacer (108) is formed adjacent a vertical portion (118) and overlying a horizontal portion (117) of the liner dielectric layer (116). After forming the spacer (108), exposed portions of the liner dielectric layer (116) are removed to form a liner dielectric structure (126) covered by the extension spacer (108). The extension spacer (108) is then etched back to expose or uncover extremities of the liner dielectric structure (126). Prior to etching back the spacer (108), a metal (130) may be sputtered deposited over the wafer (101) preparatory to forming a silicide (134). After the etch back the wafer (101) may be dipped in piranha solution and cleaned with an RF sputter (140) of argon.
摘要翻译：半导体制造工艺包括形成覆盖在晶片（101）的半导体衬底（104）上的栅极电介质（114）上的栅电极（112）和包括垂直部分（118）的衬垫电介质层（116）栅电极和覆盖在半导体衬底（104）的上表面上的水平部分（117）。邻近垂直部分（118）并且覆盖衬里介电层（116）的水平部分（117）形成间隔物（108）。在形成间隔物（108）之后，去除衬里电介质层（116）的暴露部分以形成被延伸间隔物（108）覆盖的衬里电介质结构（126）。然后将延伸垫片（108）回蚀刻以露出或揭开衬垫介质结构（126）的四肢。在蚀刻回间隔物（108）之前，金属（130）可以溅射沉积在晶片（101）上，准备形成硅化物（134）。在蚀刻之后，晶片（101）可以浸入食人鱼溶液中并用氩气的RF溅射（140）清洁。

3. 发明申请

WO2007136884A3 EPI T-GATE STRUCTURE FOR CoSi2 EXTENDIBILITY 审中-公开
标题翻译： EPI T-GATE结构的CoSi2可扩展性
公开(公告)号：WO2007136884A3
公开(公告)日：2008-11-06
申请号：PCT/US2007060302
申请日：2007-01-10
申请人： FREESCALE SEMICONDUCTOR INC , HALL MARK D , JAWARANI DHARMESH , SHROFF MEHUL D , TRAVIS EDWARD O
发明人： HALL MARK D , JAWARANI DHARMESH , SHROFF MEHUL D , TRAVIS EDWARD O
IPC分类号： H01L21/8234 , H01L21/336
CPC分类号： H01L21/28114 , H01L29/42376 , H01L29/4933 , H01L29/665 , H01L29/6656 , H01L29/6659 , H01L29/7833
摘要： A semiconductor process and apparatus provide a T-shaped structure (96) formed from a polysilicon structure (10) and an epitaxially grown polysilicon layer (70) and having a narrower bottom critical dimension (e.g., at or below 40 nm) and a larger top critical dimension (e.g., at or above 40 nm) so that a silicide may be formed from a first material (such as CoSi 2 ) in at least the upper region (90) of the T-shaped structure (96) without incurring the increased resistance caused by agglomeration and voiding that can occur with certain silicides at the smaller critical dimensions.
摘要翻译：半导体工艺和装置提供由多晶硅结构（10）和外延生长的多晶硅层（70）形成并且具有较窄的底部临界尺寸（例如，等于或低于40nm）形成的T形结构（96）和更大的顶部临界尺寸（例如，在40nm以上），使得硅化物可以在至少T形的上部区域（90）中由第一材料（例如CoSi 2 N 2）形成，结构（96），而不会导致由于在较小临界尺寸下某些硅化物可能发生的附聚和空隙引起的增加的电阻。

4. 发明申请

WO2007120324A3 A DUAL METAL SILICIDE SCHEME USING A DUAL SPACER PROCESS 审中-公开
标题翻译：使用双重间隔工艺的双金属硅化物方案
公开(公告)号：WO2007120324A3
公开(公告)日：2008-12-04
申请号：PCT/US2006061858
申请日：2006-12-11
申请人： FREESCALE SEMICONDUCTOR INC , ADETUTU OLUBUNMI O , JAWARANI DHARMESH , COTTON RANDY W
发明人： ADETUTU OLUBUNMI O , JAWARANI DHARMESH , COTTON RANDY W
IPC分类号： H01L21/336
CPC分类号： H01L29/665 , H01L29/4925 , H01L29/6656 , H01L29/6659 , H01L29/7833
摘要： A semiconductor process and apparatus provide a polysilicon structure (10) and source/drain regions (12, 14) formed adjacent thereto in which a dual silicide scheme is used to form first silicide regions in the polysilicon, source and drain regions (30, 32, 34) using a first metal (e.g., cobalt). After forming sidewall spacers (40, 42), a second metal (e.g., nickel ) is used to form second silicide regions in the polysilicon, source and drain regions (60, 62, 64) to reduce encroachment by the second silicide in the source/drain (62, 64) and to reduce resistance in the polysilicon structure caused by agglomeration and voiding from the first silicide (30).
摘要翻译：半导体工艺和设备提供了多晶硅结构（10）和与其相邻形成的源/漏区（12,14），其中双硅化物方案用于在多晶硅，源极和漏极区（30,32）中形成第一硅化物区，34）使用第一金属（例如钴）。在形成侧壁间隔物（40,42）之后，使用第二金属（例如镍）在多晶硅，源极和漏极区域（60,62,64）中形成第二硅化物区域，以减少源极中的第二硅化物的侵入 /漏极（62,64），并且降低由第一硅化物（30）的聚集和排空引起的多晶硅结构中的电阻。

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