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1. 发明申请

WO2023063733A1 실리콘 다이오드들을 이용한 스테이트풀 로직 인 메모리 审中-公开
公开(公告)号：WO2023063733A1
公开(公告)日：2023-04-20
申请号：PCT/KR2022/015458
申请日：2022-10-13
申请人： 고려대학교 산학협력단
发明人： 김상식 , 조경아 , 손재민
IPC分类号： G11C11/36 , H03K19/1776 , H01L29/66
摘要： 본 발명은 실리콘 다이오드들을 이용한 스테이트풀 로직 인 메모리에 관한 것으로, 본 발명의 일실시예에 따른 실리콘 다이오드들을 이용한 스테이트풀 로직 인 메모리는 애노드(anode) 영역, 제1 채널 영역, 제2 채널 영역 및 캐소드(cathode) 영역을 포함하는 복수의 실리콘 다이오드 각각을 메모리셀로 포함한다.

2. 发明申请

WO2018056695A1 반도체 소자 审中-公开
标题翻译：半导体器件
公开(公告)号：WO2018056695A1
公开(公告)日：2018-03-29
申请号：PCT/KR2017/010325
申请日：2017-09-20
申请人： 고려대학교 산학협력단
发明人： 김상식 , 조경아 , 김민석 , 김윤중 , 우솔아 , 임두혁
IPC分类号： H01L27/11 , H01L21/8238 , H01L21/8228 , H01L27/092 , H01L29/66
摘要： 본 발명은 반도체 소자를 제공한다. 이 반도체 소자는 제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 게이트 전극; 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함한다. 상기 게이트에 인가되는 게이트 전압과 상기 드레인에 인가되는 드레인 전압에 따라 스위치 또는 휘발성 메모리로 동작한다.
摘要翻译：本发明提供了一种半导体器件。该半导体器件包括第一导电类型的第一导电区域，第二导电类型的第二导电区域，设置在第一导电区域和第二导电区域之间的本征区域，半导体柱，包括设置在所述导电区之间的第一导电类型的势垒区; 栅电极，被布置为围绕本征区; 并且栅极绝缘膜设置在栅极电极和本征区域之间。并根据施加到栅极的栅极电压和施加到漏极的漏极电压而作为开关或易失性存储器进行操作。

3. 发明申请

WO2013103163A1 단결정 실리콘 나노와이어를 이용한 트랜지스터 및 그 제조방법 审中-公开
标题翻译：使用单晶硅纳米晶的晶体管及其制造方法
公开(公告)号：WO2013103163A1
公开(公告)日：2013-07-11
申请号：PCT/KR2012/000079
申请日：2012-01-04
申请人： 고려대학교 산학협력단 , 김상식 , 이명원 , 전영인
发明人： 김상식 , 이명원 , 전영인
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/0673 , B82Y10/00 , B82Y40/00 , H01L21/02164 , H01L21/0217 , H01L21/02532 , H01L21/02598 , H01L21/30608 , H01L29/1033 , H01L29/16 , H01L29/42392 , H01L29/517 , H01L29/66439 , H01L29/66568 , H01L29/775 , H01L29/78696
摘要： 단결정 실리콘 나노와이어를 이용한 트랜지스터 및 그 제조 방법이 개시된다. 단결정 실리콘 나노와이어를 이용한 트랜지스터는 기판, 및 기판상에 형성된 단결정 나노와이어를 포함한다. 이때 단결정 실리콘 나노 와이어는, 단결정 실리콘 나노와이어의 길이 방향으로 서로 이격되어 형성되는 소스 영역과 드레인 영역, 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 포함하고, 길이 방향과 수직 방향으로의 채널 영역의 두께는 소스 영역과 드레인 영역의 두께보다 작다. 이와 같이, 트랜지스터의 채널로 사용되는 단결정 실리콘 나노와이어 채널 영역의 직경을 인접하는 소스 영역과 드레인 영역보다 작게 구현함으로써, 소스와 드레인의 기생저항이 작으면서도 우수한 정전기적 제어효과를 가지는 나노와이어를 이용한 트랜지스터를 제조할 수 있게 된다. 또한, 상기 단결정 실리콘 나노와이어를 이용한 트랜지스터는 채널 영역을 둘러싸는 게이트 전극, 및 단결정 실리콘 나노와이어 채널 영역과 게이트 전극 사이에 고유전율(high-k) 게이트 절연막을 더 포함할 수 있다. 이와 같이, 단결정 실리콘 나노와이어를 이용한 트랜지스터의 게이트 전극을 게이트 올 어라운드(Gate All Around; GAA)형으로 구성함으로써, 미세 크기를 가지면서도 단채널 효과를 극복할 수 있는 구조의 나노와이어를 이용한 트랜지스터 소자를 제조할 수 있게 된다.
摘要翻译：公开了使用单晶硅纳米线的晶体管及其制造方法。使用单晶硅纳米线的晶体管包括衬底和形成在衬底上的单晶纳米线。这里，单晶硅纳米线包括在单晶硅纳米线的长度方向上彼此远离形成的源极区域和漏极区域，以及设置在源极区域与漏极区域之间的沟道区域。沟道区域在与长度方向垂直的方向上的宽度小于源极区域和漏极区域的宽度。通过使用作为晶体管的沟道的单晶硅纳米线的沟道区域的直径小于相邻的源极区域和漏极区域，可以使用在源极和漏极上的寄生电阻的纳米线来制造晶体管低，具有优良的静电控制。此外，使用单晶硅纳米线的晶体管还可以包括：围绕沟道区的栅电极; 以及在单晶硅纳米线的沟道区域和栅电极之间的高k栅极绝缘膜。因此，通过以栅极全（GAA）形式构成栅电极（使用单晶硅纳米线的晶体管），可以制造具有精细尺寸并能够克服短沟道的使用纳米线的晶体管器件影响。

4. 发明申请

WO2018056694A2 로직 반도체 소자 审中-公开
标题翻译：逻辑半导体器件
公开(公告)号：WO2018056694A2
公开(公告)日：2018-03-29
申请号：PCT/KR2017/010324
申请日：2017-09-20
申请人： 고려대학교 산학협력단
发明人： 김상식 , 조경아 , 김민석 , 김윤중 , 우솔아 , 임두혁
IPC分类号： H01L29/66 , H01L21/8238 , H01L21/8228 , H01L27/092 , H01L29/06
摘要： 본 발명은 논리 연산을 수행하는 반도체 소자를 제공한다. 이 반도체 소자는 반도체 소자는 복수의 적층된 트렌지스터를 포함한다. 상기 트렌지스터 각각은, 제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 게이트 전극; 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함한다.
摘要翻译：本发明提供执行逻辑操作的半导体器件。该半导体器件包括多个堆叠的晶体管。每个晶体管包括第一导电类型的第一导电区域，第二导电类型的第二导电区域，设置在第一导电区域和第二导电区域之间的本征区域，半导体柱，包括设置在所述第一和第二导电区之间的第一导电类型的势垒区; 栅电极，被布置为围绕本征区; 并且栅极绝缘膜设置在栅极电极和本征区域之间。

5. 发明申请

WO2023063732A1 가변형 로직 인 메모리 셀 审中-公开
公开(公告)号：WO2023063732A1
公开(公告)日：2023-04-20
申请号：PCT/KR2022/015457
申请日：2022-10-13
申请人： 고려대학교 산학협력단
发明人： 김상식 , 조경아 , 백은우 , 전주희 , 손재민 , 김택함 , 양예진
IPC分类号： H01L29/808 , H01L29/66 , H01L27/098
摘要： 본 발명은 트리플 게이트 피드백 메모리 소자로 구성된 가변형 로직 인 메모리 셀에 관한 것으로, 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀은 드레인 영역, 채널 영역, 소스 영역을 포함하고, 상기 채널 영역 상에서 제1 및 제2 프로그래밍 게이트 전극 및 컨트롤 게이트 전극이 형성된 게이트 영역을 포함하는 트리플 게이트 피드백 메모리 소자를 복수로 포함한다.

6. 发明申请

WO2018056694A3 로직 반도체 소자 审中-公开
公开(公告)号：WO2018056694A3
公开(公告)日：2018-03-29
申请号：PCT/KR2017/010324
申请日：2017-09-20
申请人： 고려대학교 산학협력단
发明人： 김상식 , 조경아 , 김민석 , 김윤중 , 우솔아 , 임두혁
IPC分类号： H01L29/66 , H01L21/8238 , H01L21/8228 , H01L27/092 , H01L29/06
摘要： 본 발명은 논리 연산을 수행하는 반도체 소자를 제공한다. 이 반도체 소자는 반도체 소자는 복수의 적층된 트렌지스터를 포함한다. 상기 트렌지스터 각각은, 제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 게이트 전극; 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함한다.

7. 发明申请

WO2017175955A1 수직 반도체 컬럼을 구비한 메모리 소자 审中-公开
标题翻译：一种包括垂直半导体柱的存储器件
公开(公告)号：WO2017175955A1
公开(公告)日：2017-10-12
申请号：PCT/KR2016/015400
申请日：2016-12-28
申请人： 고려대학교 산학협력단
发明人： 김상식 , 조경아 , 김민석 , 김윤중 , 임두혁
IPC分类号： H01L27/102 , H01L27/08 , H01L29/739 , H01L29/08 , H01L29/423
CPC分类号： H01L27/08 , H01L27/102 , H01L29/08 , H01L29/423 , H01L29/739
摘要： 본 발명은 메모리 소자, 그 동작 방법, 및 그 제조 방법을 제공한다. 이 메모리 소자는 기판 상에서 수직으로 연장되고 차례로 제1 도전형의 소오스 영역, 제2 도전형의 드레인 영역, 상기 소오스 영역과 상기 드레인 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 드레인 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 게이트 전극; 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함한다.
摘要翻译：本发明提供了一种存储器件，一种操作该存储器件的方法以及一种制造该存储器件的方法。存储元件包括第一导电型源区，第二导电型漏区，设置在源区和漏区之间的本征区以及设置在本征区和漏区之间的本征区，半导体柱，包括设置在所述半导体层中的第一导电类型的势垒区; 栅电极，被布置为围绕本征区; 并且栅极绝缘膜设置在栅极电极和本征区域之间。

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