专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明申请

WO2006115075A1 半導体集積回路审中-公开
标题翻译：半导体集成电路
公开(公告)号：WO2006115075A1
公开(公告)日：2006-11-02
申请号：PCT/JP2006/307850
申请日：2006-04-13
申请人：独立行政法人産業技術総合研究所 , 高橋光恵 , 酒井滋樹
发明人：高橋光恵 , 酒井滋樹
IPC分类号： H01L21/8246 , G11C11/22 , H01L27/10 , H01L27/105 , H03K19/0944 , H03K19/20
CPC分类号： G11C11/22 , G11C11/223 , H01L21/28291 , H01L27/105 , H01L27/1159 , H01L27/11592
摘要：　不揮発記憶保持用途の電界効果トランジスタと、論理演算用途の電界効果トランジスタの製造工程を別々に設けることなく前記２用途の電界効果トランジスタを同一半導体基板上に同一構造に作製できるように、ゲート絶縁構造体12に記憶保持材料を含むｎおよびｐチャネル型電界効果トランジスタで半導体集積回路のメモリ回路とロジック回路の両方を構成し、ゲート絶縁構造体に記憶保持材料を含むｎおよびｐチャネル型電界効果トランジスタのゲート-基板領域間に印加する電圧の大きさと印加タイミングを制御することによって、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替える。
摘要翻译：在相同的半导体衬底上制造用于非易失性存储器保持用的场效应晶体管和用于逻辑运算使用的场效应晶体管，而不需要为这两种用途分别提供场效应晶体管的制造工艺。存储电路和半导体集成电路的逻辑电路都由包括栅极绝缘结构（12）中的存储器保持材料的n沟道场效应晶体管和p沟道场效应晶体管构成。通过控制在包括存储器的n沟道场效应晶体管和p沟道场效应晶体管的栅极和衬底区域之间施加的电压的电平和施加电压来定时地对逻辑运算状态，存储器写入状态和非易失性存储器保持状态进行电切换保持材料在栅极绝缘结构中。

2. 发明申请

WO2004042110A1 基板上への成膜方法审中-公开
标题翻译：在基板上形成薄膜的方法
公开(公告)号：WO2004042110A1
公开(公告)日：2004-05-21
申请号：PCT/JP2003/014188
申请日：2003-11-07
申请人：独立行政法人産業技術総合研究所 , 酒井滋樹
发明人：酒井滋樹
IPC分类号： C23C14/28
CPC分类号： C23C14/28 , C23C14/542
摘要：予工程において、情報収集用に準備した試験用基板11とターゲート12上のレーザ光LBの入射点の空間的位置の位置関係を固定した状態で、ターゲート12にレーザ光LBを照射するか、試験用基板を回転させながらターゲート12にレーザ光LBを照射するかしながら、一定の照射時間に応じて堆積された試験用基板上の膜厚分布情報を予め得る。本工程においては、基板11または基板ホルダ21とターゲート12上のレーザ光LBの入射点とを、相対的に特定の回転中心軸の周りに回転させるか相対的に空間的に移動させながら、あるいはそうした相対的回転と相対的移動を共に行いながら、予工程において予め得た膜厚分布情報に基づき、各相対位置関係における堆積時間を調整する。
摘要翻译：在预处理中，在测试基板（11）上的激光（LB）的入射点的空间位置与准备用于信息采集的目标（12）之间的位置关系固定的状态下，关于分布的信息预先在激光（LB）照射目标物（12）的同时用激光（LB）照射目标物（12），同时旋转测试基板，预先获得具有根据给定的照射时间沉积的膜的测试基板上的膜厚度。在该处理中，基于在预处理中预先获得的膜厚度分布信息，相对旋转基板（11）或基板（LB）上的激光（LB）的入射点，来调整各相对位置关系中的沉积时间保持器（21）和目标（12）围绕特定旋转轴线或相对空间地移动它们，或者同时实现这种相对旋转和相对运动。

3. 发明申请

WO2008056559A1 半導体集積回路审中-公开
标题翻译：半导体集成电路
公开(公告)号：WO2008056559A1
公开(公告)日：2008-05-15
申请号：PCT/JP2007/071010
申请日：2007-10-29
申请人：独立行政法人産業技術総合研究所 , 高橋光恵 , 酒井滋樹
发明人：高橋光恵 , 酒井滋樹
IPC分类号： H03K19/0175 , G11C11/22 , H01L21/8238 , H01L21/8246 , H01L21/8247 , H01L27/092 , H01L27/10 , H01L27/105 , H01L27/115 , H01L29/788 , H01L29/792 , H03K19/00
CPC分类号： H03K19/0185 , G11C11/22 , G11C11/223 , G11C14/00 , H01L21/28291 , H01L27/105 , H01L27/11585 , H01L27/1159 , H01L27/11592 , H01L29/78391
摘要：　入力端子と出力端子を備えて前記入力端子に入力された電位を元に不揮発記憶の可能な不揮発記憶回路に不揮発記憶を書き込むことのできる大きさの電位を発生して前記出力端子に出力する機能を持つ状態検知強調回路の前記出力端子を、前記不揮発記憶回路の入力端子に接続した半導体集積回路であって、前記状態検知強調回路は、制御信号端子と前記制御信号端子に与えられる制御信号によってオンとオフを切り替えられるスイッチ回路を含み、前記スイッチ回路がオフのときは、前記入力端子に与えられる入力電位と同じ又は逆の論理状態の出力電位を前記出力端子に与えるか、又は、前記入力電位と前記出力電位との相関を全く絶つかのいずれかであり、前記スイッチ回路がオンのときは前記入力電位と同じ又は逆の論理状態で、かつ、前記入力電位の取り得る最高-最低電位範囲を含んでより大きい最高-最低電位範囲を取り得る出力電位を前記出力端子に与える機能を持つ正論理又は負論理の状態検知強調回路であることを特徴とする半導体集積回路。
摘要翻译：一种半导体集成电路，其中具有输入和输出端的正逻辑或负逻辑状态确定/强调电路具有基于施加到输入端的电位并在输出端提供电位的功能，该电位具有足以使非易失性存储器被写入其输入端子连接到状态确定/强调电路的前述输出端子的非易失性存储电路的大小，并且其中状态确定/强调电路包括控制信号端子和通过提供给控制信号端子的控制信号导通或关断的开关电路。当开关电路已经断开时，状态确定/加重电路在其输出端提供与施加到其输入端的输入电位具有相同逻辑状态或相反逻辑状态的输出电位; 或者，状态确定/强调电路在其输出端提供与输入电位无相关性的输出电位。当开关电路已经接通时，状态确定/强调电路在其输出端提供与上述输入电位具有相同逻辑状态或相反逻辑状态的输出电位，并且具有可能的最大到 - 最小电位范围包含并且比上述输入电位的可能的最大到最小电位范围宽。

4. 发明申请

WO2009008305A1 電界放出型電子源の製造方法审中-公开
标题翻译：用于制造场发射电子源的方法
公开(公告)号：WO2009008305A1
公开(公告)日：2009-01-15
申请号：PCT/JP2008/061986
申请日：2008-07-02
申请人：国立大学法人京都大学 , 独立行政法人科学技術振興機構 , 日新イオン機器株式会社 , 石川順三 , 辻博司 , 後藤康仁 , 竹内光明 , 酒井滋樹
发明人：石川順三 , 辻博司 , 後藤康仁 , 竹内光明 , 酒井滋樹
IPC分类号： H01J9/02 , H01J1/304
CPC分类号： H01J9/025 , H01J1/3044 , H01J2201/30411 , H01J2201/30453 , H01J2201/3048
摘要：　電界放出型電子源の製造方法は、シリコンを主成分とするエミッタ（１８）の形成後に少なくともエミッタ（１８）の先端部に炭素イオン（４０）を注入するイオン注入工程を備えている。この炭素イオン（４０）のエネルギー（単位はｋｅＶ）を一方の軸、注入量（単位は×１０ 17 ｉｏｎｓ／ｃｍ 2 ）を他方の軸とする直交座標上の点Ｐ 1 ～Ｐ 6 の座標を（エネルギー，注入量）でそれぞれ表すと、Ｐ 1 （５，０．８）、Ｐ 2 （５，１．５）、Ｐ 3 （１０，２．５）、Ｐ 4 （１５，３．０）、Ｐ 5 （１５，２．０）およびＰ 6 （１０，１．６）の６点間を直線で結んで囲まれる範囲内にある条件で炭素イオン（４０）を注入する。
摘要翻译：用于制造场发射电子源的方法包括离子注入步骤，用于在主要由硅形成发射极（18）之后至少在发射极（18）的尖端部分中注入碳离子（40）。当将具有碳离子（40）的能量（单位：keV））作为一个轴的正交坐标上的点P1-P6的坐标分别表示为（能量，注入量）和注入量（单位：×1017 离子/ cm 2）作为另一个轴，碳离子（40）被注入在通过连接六个点（即P1（5,0.8），P2（5,1.5），P3（10,2.5），P4 （15,3.0），P5（15,2.0）和P6（10,1.6）。

5. 发明申请

WO2004047176A1 強誘電体メモリアレイ审中-公开
标题翻译：电磁记忆阵列
公开(公告)号：WO2004047176A1
公开(公告)日：2004-06-03
申请号：PCT/JP2003/014704
申请日：2003-11-19
申请人：独立行政法人産業技術総合研究所 , 酒井滋樹
发明人：酒井滋樹
IPC分类号： H01L27/105
CPC分类号： H01L27/11502 , G11C11/22 , H01L21/28291 , H01L27/0207 , H01L27/105 , H01L27/11585 , H01L27/11587 , H01L27/1159 , H01L29/6684
摘要：　他のメモリセルの影響を受けることなく、選択したメモリセルからのみ、その記憶論理値を非破壊的に確実に読み出すことのできる強誘電体メモリアレイである。メモリアレイ中の各強誘電体ゲート電界効果トランジスタFijのドレイン13をドレイン配線に接続するに当たり、当該ドレイン13は、自身のソース12が接続しているソース配線Bjと同一のソース配線Bjにそのソース12を接続した他の強誘電体ゲート電界効果トランジスタ以外、及び自身のゲート電極15が接続しているゲート配線Aiと同一のゲート配線Aiにゲート電極15を接続している他の強誘電体ゲート電界効果トランジスタ以外の他の強誘電体ゲート電界効果トランジスタの中から選択された一つ以上の強誘電体ゲート電界効果トランジスタのドレイン13に対し、ドレイン配線Dkを介して接続する。
摘要翻译：一种铁电存储器阵列，其能够可靠地且非破坏性地从仅选择的存储单元读出存储的逻辑值，而不受其它存储单元的影响。当将每个铁电栅极场效应晶体管Fij的漏极（13）连接到漏极布线时，漏极（13）经由漏极布线Dk连接到选自铁电栅极的一个或多个铁电栅极电场效应晶体管的漏极（13）具有连接到与本地源极（12）连接的源极配线Bj的源极（12）的铁电栅极电场效应晶体管以外的电场效应晶体管，除了具有栅电极的铁电栅极电场效应晶体管 15）连接到与本地栅电极（15）连接的栅极布线A 1。

6. 发明申请

WO2004036651A1 半導体強誘電体記憶デバイスとその製造方法审中-公开
标题翻译：半导体存储器件及其制造方法
公开(公告)号：WO2004036651A1
公开(公告)日：2004-04-29
申请号：PCT/JP2003/010456
申请日：2003-08-19
申请人：独立行政法人産業技術総合研究所 , 酒井滋樹
发明人：酒井滋樹
IPC分类号： H01L27/10
CPC分类号： H01L21/02181 , C23C16/40 , H01L21/02178 , H01L21/02194 , H01L21/28291 , H01L21/31604 , H01L21/31616 , H01L21/31683 , H01L29/516 , H01L29/78391
摘要： Conventionally MFIS transistors have involve a problem that data written in an MFIS transistor disappears in terms of memory transistor operation in at longest one day after the data is written. The reason is mainly because charge is accumulated near the interface between a ferroelectric body and a buffer layer and consequently the electric polarization that the ferroelectric body memorizes is shielded since the leakage currents of the buffer layer and the ferroelectric body are large, and as a result the electric polarization of the ferroelectric body cannot control the electric conduction between the source and drain of the transistor. According to the invention, an insulating buffer layer (2) is formed of HfO2+u or Hf1-xAl2xO2+x+y. Hence the leakage currents of the insulating buffer layer (2) and the ferroelectric body (3) can be reduced to low levels, and a memory transistor having a truly adequately long data holding time is realized.
摘要翻译：通常，MFIS晶体管涉及一个问题，写入MFIS晶体管的数据在数据写入之后的最长一天内在存储晶体管操作方面消失。原因主要是因为在铁电体和缓冲层之间的界面附近积聚电荷，因此由于缓冲层和铁电体的漏电流大，所以铁电体存储的电极被屏蔽，结果铁电体的电极化不能控制晶体管的源极和漏极之间的导电。根据本发明，绝缘缓冲层（2）由HfO2 + u或Hf1-xAl2xO2 + x + y形成。因此，可以将绝缘缓冲层（2）和铁电体（3）的漏电流降低到低电平，并且实现具有真正足够长的数据保持时间的存储晶体管。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式