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1. 发明申请

WO2007013548A1 ハイブリダイゼーション検出方法审中-公开
标题翻译：混合检测方法
公开(公告)号：WO2007013548A1
公开(公告)日：2007-02-01
申请号：PCT/JP2006/314865
申请日：2006-07-27
申请人：ソニー株式会社 , 中村亮太 , 岸井典之 , 阿部友照 , 山本拓郎 , 山下志功 , 瀬川雄司 , 大森真二
发明人：中村亮太 , 岸井典之 , 阿部友照 , 山本拓郎 , 山下志功 , 瀬川雄司 , 大森真二
IPC分类号： C12Q1/68 , C12N15/09
CPC分类号： C12Q1/6832 , C12Q1/6837 , C12Q2563/173 , C12Q2527/101 , C12Q2521/307 , C12Q2527/107 , C12Q2523/307
摘要：　ハイブリダイゼーション検出時におけるＳ／Ｎ比を高くし、ハイブリダイゼーションの検出精度を高めること。反応場において、プローブ核酸鎖とターゲット核酸鎖との間のハイブリダイゼーションを進行させた後に、そのハイブリダイゼーションが進行する前記反応場の温度を所定温度よりも高くする昇温処理を行うことにより、ハイブリダイゼーション検出時におけるＳ／Ｎ比を高くするハイブリダイゼーション検出方法を提供する。
摘要翻译：目的是提高检测杂交发生率的S / N比，提高检测精度。公开了一种杂交检测方法，其中允许探针核酸链与靶核酸链之间的杂交在反应体系中进行，然后将杂交进行的反应系统的温度升高到更高的温度超过预定温度，从而提高杂交检测中的S / N比。

2. 发明申请

WO2010079844A1 流路デバイス、複素誘電率測定装置及び誘電サイトメトリー装置审中-公开
标题翻译：流路装置，复合电介质恒定测量装置和电介质测定装置
公开(公告)号：WO2010079844A1
公开(公告)日：2010-07-15
申请号：PCT/JP2010/050366
申请日：2010-01-07
申请人：ソニー株式会社 , 勝本洋一 , 大森真二
发明人：勝本洋一 , 大森真二
IPC分类号： G01N27/22 , C12M1/34 , G01N15/10 , G01N27/02
CPC分类号： G01N15/12 , G01N15/1031 , G01N15/1056 , G01N2015/1006 , G01N2015/1254
摘要：　測定精度を向上し得る流路デバイス、複素誘電率測定装置及び誘電サイトメトリーを提案する。　流路（１１）における流入口（ＩＦ）と流出口（ＯＦ）との間において、狭窄空間（ＣＳ）をもつ狭窄部（１１Ａ）を設ける。また流入口（ＩＦ）及び狭窄部（１１Ａ）間、流出口（ＯＦ）及び狭窄部（１１Ａ）間に電極（１２Ａ、１２Ｂ）を配する。低極限周波数における狭窄部（１１Ａ）でのコンダクタンスが、流入流路部（１１Ｂ）及び流出流路部（１１Ｃ）の合成コンダクタンスよりも小さく、かつ、高極限周波数における狭窄部（１１Ａ）でのキャパシタンスが、流入流路部（１１Ｂ）及び流出流路部（１１Ｃ）の合成キャパシタンスよりも小さくする。
摘要翻译：提供了可以提高测量精度的流路装置，复介电常数测量装置和介电细胞计数。具有收缩空间（CS）的收缩部（11A）设置在流路（11）的流入口（IF）和流出口（OF）之间。另外，在流入口（IF）与收缩部（11A）之间以及流出口（OF）与收缩部（11A）之间配置有电极12A，12B。收缩部（11A）的下限频率的电导率小于流入流路部（11B）和流出流路部（11C）的组合电导率，并且收缩部（11A）的电容为上限频率小于流入流路部（11B）和流出流路部（11C）的组合电容。

3. 发明申请

WO2004003664A1 マスクおよびその検査方法並びに半導体装置の製造方法审中-公开
标题翻译：用于半导体器件的掩模和检测方法及其生产方法
公开(公告)号：WO2004003664A1
公开(公告)日：2004-01-08
申请号：PCT/JP2003/008176
申请日：2003-06-27
申请人：ソニー株式会社 , 渡辺陽子 , 大森真二 , 岩瀬和也 , 天井桂子 , 吉澤正樹
发明人：渡辺陽子 , 大森真二 , 岩瀬和也 , 天井桂子 , 吉澤正樹
IPC分类号： G03F1/16
CPC分类号： G03F1/20 , G03F1/44 , G03F1/84
摘要：検査用マスクを作製せずに破壊的検査を行うことや、非破壊検査をより正確に行うことが可能となるマスクおよびその検査方法を提供する。露光用ビームの透過部と非透過部を所定のパターンで有する露光用薄膜と、露光用薄膜の周囲に形成された、露光用薄膜を支持する厚膜部分と、露光用ビームの透過部と非透過部を有し、厚膜部分の一部に露光用薄膜と隔てて形成された、露光用薄膜と厚さおよび材質が等しい検査用薄膜とを有するマスク、および検査用薄膜を用いて検査を行うマスクの検査方法、並びにそのマスクの露光用薄膜を用いてリソグラフィを行う半導体装置の製造方法。
摘要翻译：掩模的掩模和检查方法，能够进行破坏性检查，无需生产检查面罩和更精确的无损检测。掩模包括曝光薄膜，其具有规定图案，用于透射曝光光束的部分和不透射曝光光束的部分，形成在曝光薄膜周围并支撑曝光薄膜的厚膜部分，以及检查薄膜膜具有用于透射曝光光束的部分和不透射部分的膜，形成在远离曝光薄膜的厚膜部分的一部分上，并且与曝光薄膜的厚度和材料相同; 使用检查薄膜的掩模检查方法; 以及涉及利用掩模的曝光薄膜进行平版印刷的半导体器件的制造方法。

4. 发明申请

WO2003083913A1 マスクパターン補正方法、半導体装置の製造方法、マスク製造方法およびマスク审中-公开
标题翻译：掩模图形校正方法，半导体器件制造方法，掩模制造方法和掩模
公开(公告)号：WO2003083913A1
公开(公告)日：2003-10-09
申请号：PCT/JP2003/003455
申请日：2003-03-20
申请人：ソニー株式会社 , 大森真二 , 小池薫 , 守屋茂 , 芦田勲
发明人：大森真二 , 小池薫 , 守屋茂 , 芦田勲
IPC分类号： H01L21/027
CPC分类号： G03F1/20 , H01J2237/31794
摘要：重力によるマスクの変形によりパターンの位置がずれるのを防止できるマスクパターン補正方法、マスク製造方法およびマスクと、微細パターンを高精度に形成できる半導体装置の製造方法を提供する。複数のマークを有する第１の薄膜を、第１面を上面として支持したときのマーク位置を示す第１の位置データを作成する工程と、第１の薄膜を、第２面を上面として支持したときのマーク位置を示す第２の位置データを作成する工程と、第１の位置データを第２の位置データに変換する伝達関数を求める工程と、第２の薄膜に形成される露光用ビーム透過部の形状であるマスクパターンを、伝達関数の逆関数を用いて補正する工程とを有するマスクパターン補正方法、およびマスク製造方法と、それにより製造されるマスクと、そのマスクを用いる半導体装置の製造方法。
摘要翻译：掩模图案校正方法，由于由于重力而掩模的变形防止了图案的位置变化，掩模制造方法和掩模，以及具有高精度的精细图案的半导体器件制造方法形成。掩模图案校正方法包括以下步骤：产生第一位置数据，该第一位置数据表示当第一薄膜被第一表面向上支撑时第一薄膜具有的标记的位置，产生第二位置数据，其表示当第一薄膜薄膜由第二表面向上支撑，限定用于将第一位置数据转换为第二位置数据的传递函数，以及通过使用反相来校正形成在第二薄膜中的曝光光束透射部分的形状的掩模图案传递函数的功能。公开了一种掩模制造方法，通过该方法制造的掩模和使用该掩模的半导体器件制造方法。

5. 发明申请

WO2003052803A1 マスクおよびその製造方法と半導体装置の製造方法审中-公开
标题翻译：用于制造它们的掩模和方法以及制造半导体器件的方法
公开(公告)号：WO2003052803A1
公开(公告)日：2003-06-26
申请号：PCT/JP2002/012689
申请日：2002-12-04
申请人：ソニー株式会社 , 大森真二 , 守屋茂
发明人：大森真二 , 守屋茂
IPC分类号： H01L21/027
CPC分类号： G03F1/20 , H01J2237/31788 , Y10S438/942
摘要： A mask allowing an alignment of TTR method and a complementary division and having a high strength. A method for making the mask. A method for making semiconductor devices having high pattern accuracy. A stencil mask having, in four small regions (A-D) on a membrane, stripe beams (grids) (4) formed by etching a silicon wafer, wherein the stripes are symmetrically arranged about the center point of the membrane, and any one of the grids is connected to another grid or the silicon wafer around the periphery of the membrane (the support frame). A method for making the stencil mask. A method for making semiconductor devices by use of the stencil mask.
摘要翻译：允许TTR方法和互补分割对齐并具有高强度的掩模。一种制作掩模的方法。一种制造具有高图案精度的半导体器件的方法。在膜上的四个小区域（AD）中具有通过蚀刻硅晶片形成的条纹波束（栅格）（4））的模板掩模，其中所述条围绕所述膜的中心点对称设置，并且栅格连接到另一个栅格或围绕膜周边的硅晶片（支撑框架）。一种制作模板掩模的方法。一种通过使用模板掩模制造半导体器件的方法。

6. 发明申请

WO2004066370A1 マスク、マスクの製造方法および半導体装置の製造方法审中-公开
标题翻译：掩模，制造掩模的方法和制造半导体器件的方法
公开(公告)号：WO2004066370A1
公开(公告)日：2004-08-05
申请号：PCT/JP2004/000420
申请日：2004-01-20
申请人：ソニー株式会社 , 大森真二
发明人：大森真二
IPC分类号： H01L21/027
CPC分类号： G03F1/20
摘要：マスクを構成する薄膜の内部応力を所望の値に制御し、転写パターンの変位を低減するマスク、マスクの製造方法および半導体装置の製造方法を提供する。基板の一方の表面に少なくとも１層の薄膜を形成し、薄膜の内部応力が転写パターンに与える影響を低減するように薄膜に不純物を導入し（ＳＴ２）、導入された不純物の濃度分布を薄膜の少なくとも膜厚方向で一定にするように薄膜を加熱し（ＳＴ４）、基板の他方の表面から少なくとも透過部に相当する部分を除去し、基板を薄膜の支持体に加工する。その後、不純物が導入され加熱された薄膜に荷電粒子の透過部を形成し、前記転写パターンに沿った透過部と遮断部とを形成する。
摘要翻译：公开了通过将构成掩模的薄膜中的内部应力控制在一定值来减小转印图案的位移的掩模。还公开了一种制造这种掩模的方法和半导体器件的制造方法。在基板的一侧形成至少一层薄膜，并且将杂质引入薄膜中以减少薄膜的内部应力对转印图案的影响（ST2）。加热薄膜使得引入的杂质的浓度分布至少在厚度方向上是均匀的（ST4）。从基板的另一侧去除与透光部对应的基板的至少一部分，由此将基板形成为薄膜用的支撑体。然后，在薄膜中形成带电粒子的透射部分，使得薄膜根据转印图案具有透射部分和屏蔽部分。

7. 发明申请

WO2004044968A1 露光装置、露光方法および半導体装置の製造方法审中-公开
标题翻译：曝光装置，曝光方法和半导体器件制造方法
公开(公告)号：WO2004044968A1
公开(公告)日：2004-05-27
申请号：PCT/JP2003/014460
申请日：2003-11-13
申请人：ソニー株式会社 , 大森真二 , 守屋茂 , 納土晋一郎
发明人：大森真二 , 守屋茂 , 納土晋一郎
IPC分类号： H01L21/027
CPC分类号： B82Y40/00 , B82Y10/00 , G03F1/20 , H01J37/304 , H01J37/3174
摘要：本発明は、マスクパターンの電子線描画データの補正だけでは低減できないパターン位置誤差を露光時において補正することができる露光装置、露光方法および半導体装置の製造方法を提供するものである。本発明では、露光時に対し反転した姿勢でマスクのパターン位置Ｒ２を測定し（ステップＳＴ７）、測定されたパターン位置Ｒ２に対し露光時の姿勢における重力によるパターン変位を考慮した補正を行い、補正された補正パターン位置の設計データからの差に基づいて第１の補正データΔ１を作成し（ステップＳＴ１０）、第１の補正データΔ１に基づいて、荷電粒子ビームを偏向させて被露光体に露光されるパターンの位置を補正して露光を行う（ステップＳＴ１３）。
摘要翻译：提供一种曝光装置，曝光方法和半导体器件制造方法，其能够在曝光期间校正仅通过校正掩模图案上的电子束绘制数据而不能减小的图案位置误差。相对于曝光期间的姿势以相反的姿态测量掩模图案位置R2（步骤ST7）。测量的图案位置R2在曝光期间考虑到重力在图案位移中的位置进行校正，并且根据修正的校正图案位置和设计数据之间的差异创建第一校正数据1（步骤ST10）。根据第一校正数据1，使带电粒子束偏转，以校正暴露于可曝光体上的图案位置（步骤ST13）。

8. 发明申请

WO2002101803A1 マスクおよびその製造方法と半導体装置の製造方法审中-公开
标题翻译：其半导体器件的掩蔽和生产方法及其生产方法
公开(公告)号：WO2002101803A1
公开(公告)日：2002-12-19
申请号：PCT/JP2002/005424
申请日：2002-06-03
申请人：ソニー株式会社 , 守屋茂 , 大森真二
发明人：守屋茂 , 大森真二
IPC分类号： H01L21/027
CPC分类号： G03F1/20 , B82Y10/00 , B82Y40/00 , H01J37/3174 , H01J2237/31794 , H01L21/0334 , Y10S438/975
摘要： A mask which can prevent lowering in pattern position accuracy by the effect of a membrane internal stress and highly accurately position a pattern including a complementary split pattern and a production method therefor, and a production method for a semiconductor device. A stencil mask having lattice−form beams, formed by etching a silicon wafer, in four regions on a membrane, wherein lattices are deviated from one another in four regions, and each of all the beams is connected to other beams or to a silicon wafer (frame) surrounding the membrane; a production method for the stencil mask and production method for a semiconductor device.
摘要翻译：能够通过膜内应力的作用防止图案位置精度降低的高密度地定位包含互补分割图案的图案及其制造方法的掩模，以及半导体装置的制造方法。一种模板掩模，其具有通过在膜上的四个区域中蚀刻硅晶片而形成的格子状光束，其中晶格在四个区域中彼此偏离，并且所有光束中的每一个连接到其他光束或硅晶片（框架）; 用于模板掩模的制造方法和用于半导体器件的制造方法。

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