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81. 发明申请

WO2010137167A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2010137167A1
公开(公告)日：2010-12-02
申请号：PCT/JP2009/059886
申请日：2009-05-29
申请人：トヨタ自動車株式会社 , 馬場浩佐
发明人：馬場　浩佐
IPC分类号： H01L21/76 , H01L21/761 , H01L27/04 , H01L27/088 , H01L29/739 , H01L29/78
CPC分类号： H01L29/7397 , H01L21/823481 , H01L21/823487
摘要：　本明細書は、第１の絶縁ゲート型半導体素子と第２の絶縁ゲート型半導体素子の間に流れる電流を抑制できるとともに、一般的な製造工程で製造可能であり、高い製造効率で製造することができる半導体装置を提供する。　第１の絶縁ゲート型半導体素子と、第２の絶縁ゲート型半導体素子が形成されている半導体基板を備えた半導体装置。第１の絶縁ゲート型半導体素子のボディ領域と第２の絶縁ゲート型半導体素子のボディ領域の間の半導体基板の第１表面に臨む領域に、高濃度領域が形成されている。高濃度領域は、第１の絶縁ゲート型半導体素子のドリフト領域及び第２の絶縁ゲート型半導体素子のドリフト領域より第１導電型不純物濃度が高い。
摘要翻译：提供一种能够抑制在第一绝缘栅极半导体元件和第二绝缘栅极半导体元件之间流动的电流并且在制造效率高的一般制造工艺中制造的半导体器件。半导体器件设置有半导体衬底，其中形成有第一绝缘栅极半导体元件和第二绝缘栅极半导体元件。在第一绝缘栅极半导体元件的主体区域和第二绝缘栅极半导体元件的主体区域之间的面对半导体衬底的第一表面的区域中形成高浓度区域。高浓度区域的第一导电型杂质浓度高于第一绝缘栅半导体元件的漂移区域和第二绝缘栅极半导体元件的漂移区域的高浓度区域的第一导电型杂质浓度。

82. 发明申请

WO2010019286A3 SUBSET SELECTION OF RFID TAGS USING LIGHT 审中-公开
标题翻译：用RFID标签选择RFID标签
公开(公告)号：WO2010019286A3
公开(公告)日：2010-10-28
申请号：PCT/US2009039826
申请日：2009-04-07
申请人： ALIEN TECHNOLOGY CORP , HADLEY MARK ALFRED , TU JAY , ATHERTON COLLEEN , BOLING EDWARD JOHN , SMITH JOHN STEPHEN
发明人： HADLEY MARK ALFRED , TU JAY , BOLING EDWARD JOHN , SMITH JOHN STEPHEN , ATHERTON JAMES HAROLD
IPC分类号： G06K19/07 , G06K7/00 , G06K19/077 , H01L21/761 , H02M7/10
CPC分类号： G06K7/10009 , G06K7/0008 , G06K7/10079 , G06K19/0701 , G06K19/0723 , G06K19/0728 , G06K19/073 , G06K19/077 , G06K19/07749 , G11C5/145 , H02M7/217
摘要： Methods and apparatuses for selecting a subset of RFID tags are provided in some embodiments. These methods and apparatuses utilize the susceptibility to light by persistent nodes found in passive tags. Light can be used to intentionally reduce persistence times in a particular subset tags or even an individual tag. Then, persistent nodes can be used as a selection criterion to distinguish previously illuminated tags from non- illuminated tags. In other embodiments, a power circuit receives a RF input source and generates a direct current (DC) output voltage. The circuit includes a bias circuit to supply a gate to source bias, which is independent of the DC output voltage. The circuit further includes a voltage multiplier circuit that is coupled to the bias circuit. The voltage multiplier circuit has MOS transistors with one transistor to receive the gate to source bias.
摘要翻译：在一些实施例中提供了用于选择RFID标签的子集的方法和设备。这些方法和设备利用无源标签中存在的永久节点对光的敏感性。 Light可用于有意减少特定子集标签或甚至单个标签的持续时间。然后，永久节点可以用作选择标准，以区分以前照亮的标签和非照明的标签。在其他实施例中，电源电路接收RF输入源并生成直流（DC）输出电压。该电路包括一个偏置电路，用于提供栅极到源极偏置，其独立于直流输出电压。该电路还包括耦合到偏置电路的电压倍增器电路。电压倍增器电路具有带一个晶体管的MOS晶体管以接收栅极到源极偏置。

83. 发明申请

WO2008137480A2 ACTIVE AREA JUNCTION ISOLATION STRUCTURE AND JUNCTION ISOLATED TRANSISTORS INCLUDING IGFET, JFET AND MOS TRANSISTORS AND METHOD FOR MAKING 审中-公开
标题翻译：具有IGFET，JFET和MOS晶体管的主动区隔离结构和结隔离晶体管及其制造方法
公开(公告)号：WO2008137480A2
公开(公告)日：2008-11-13
申请号：PCT/US2008/062101
申请日：2008-04-30
申请人： DSM SOLUTIONS, INC. , VORA, Madhukar, B.
发明人： VORA, Madhukar, B.
IPC分类号： H01L21/761
CPC分类号： H01L29/808 , H01L21/28525 , H01L21/761 , H01L21/76895 , H01L21/8213 , H01L21/823481 , H01L21/823878 , H01L29/1066 , H01L29/665 , H01L29/7833
摘要： Integrated active area isolation structure for transistor to replace larger and more expensive Shallow Trench Isolation or field oxide to isolate transistors. Multiple well implant is formed with PN junctions between wells and with surface contacts to substrate and wells so bias voltages applied to reverse bias PN junctions to isolate active areas. Insulating layer is formed on top surface of substrate and interconnect channels are etched in insulating layer which do not go down to the semiconductor substrate. Contact openings for surface contacts to wells and substrate are etched in insulating layer down to semiconductor layer. Doped silicon or metal is formed in contact openings for surface contacts and to form interconnects in channels. Silicide may be formed on top of polycrystalline silicon contacts and interconnect lines to lower resistivity. Any JFET or MOS transistor may be integrated into the resulting junction isolated active area.
摘要翻译：用于晶体管的集成有源区隔离结构来代替更大和更昂贵的浅沟槽隔离或场氧化物来隔离晶体管。在井之间形成PN结，并且与衬底和阱的表面接触形成多阱注入，因此施加到反向偏置PN结的偏置电压以隔离有源区。绝缘层形成在衬底的顶表面上，互连通道被蚀刻在绝缘层中，绝缘层不会下降到半导体衬底。用于与阱和衬底的表面接触的接触开口在绝缘层中被蚀刻到半导体层。掺杂的硅或金属形成在用于表面接触的接触开口中并且在通道中形成互连。可以在多晶硅触点和互连线之上形成硅化物以降低电阻率。任何JFET或MOS晶体管可以集成到所得到的结隔离有源区域中。

84. 发明申请

WO2007139487A1 SCHOTTKY DIODE WITH INCORPORATED PN- JUNCTIONS 审中-公开
标题翻译：肖特基二极管与并入PN结
公开(公告)号：WO2007139487A1
公开(公告)日：2007-12-06
申请号：PCT/SE2007/050342
申请日：2007-05-22
申请人： CREE SWEDEN AB , HARRIS, Christopher , BASCERI, Cem , BERTILSSON, Kent
发明人： HARRIS, Christopher , BASCERI, Cem , BERTILSSON, Kent
IPC分类号： H01L29/872 , H01L21/761
CPC分类号： H01L29/872 , H01L21/8213 , H01L27/0255 , H01L27/0814 , H01L29/0619 , H01L29/16 , H01L29/1602 , H01L29/1608 , H01L29/8611
摘要： A semiconductor device of unpopular type has Schottky-contacts (6) laterally separated by regions in the form of additional layers (7, 7") of semiconductor material on top of a drift layer (3). Said additional layers being doped according to a conductivity type being opposite to the one of the drift layer. At least one (7") of the additional layers has a substantially larger lateral extension and thereby larger area of the interface to the drift layer than adjacent such layers (7) for facilitating the building-up of a sufficient voltage between that layer and the drift layer for injecting minority charge carriers into the drift layer upon surge for surge protection.
摘要翻译：不受欢迎类型的半导体器件具有由漂移层（3）顶部上的半导体材料的附加层（7,7“）形式的区域横向隔开的肖特基触点（6），所述附加层根据导电类型与漂移层中的一个相反，至少一个（7“）的附加层具有相对较大的横向延伸，从而与相邻的这些层（7）相比，漂移层的界面的面积更大，以便于在该层和漂移层之间建立足够的电压，用于在浪涌保护的浪涌时将少数电荷载体注入漂移层。

85. 发明申请

WO2007032165A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007032165A1
公开(公告)日：2007-03-22
申请号：PCT/JP2006/315837
申请日：2006-08-10
申请人：ソニー株式会社 , 荒井千広
发明人：荒井千広
IPC分类号： H01L31/10 , H01L21/76 , H01L21/761 , H01L21/762 , H01L27/12 , H01L27/146
CPC分类号： H01L27/1443 , H01L21/76283 , H01L27/1203 , H01L27/14 , H01L27/1446 , H01L31/02024
摘要：　半導体基板（１１）上に複数のフォトダイオード（２０）を有する半導体装置（１）であって、複数のフォトダイオード（２０（２０ａ、２０ｂ））のカソード（２２）と共通のアノード（２１）とが半導体基板（１１）と電気的に独立して形成されていて、複数のフォトダイオード（２０）は共通のアノード（２１）と複数の分離されたカソード（２２）を有し、共通のアノード（２１）からの出力を複数に分割されたフォトダイオード（２０）の加算出力と等価に扱う、または複数のフォトダイオードは共通のカソードと複数の分離されたアノードを有し、共通のカソードからの出力を複数に分割されたフォトダイオードの加算出力と等価に扱うものである。フォトダイオードのアノードとカソードとを基板から電気的に完全分離することで、ノイズ特性の低減、クロストークの低減を可能とする。
摘要翻译：半导体器件（1）在半导体衬底（11）上具有多个光电二极管（20）。光电二极管（20（20a，20b））具有与半导体衬底（11）电独立形成的阴极（22）和公共阳极（21）。在具有公共阳极（21）和分离的阴极（22）的光电二极管中，来自公共阳极（21）的输出被处理为等于分离的光电二极管（20）的输出的总和。或者，多个光电二极管具有公共阴极和多个分离的阳极，并且来自公共阴极的输出被视为等于分离的光电二极管的输出的总和。光电二极管的阳极和阴极与衬底完全隔离，从而可以降低噪声和串扰。

86. 发明申请

WO2007020694A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007020694A1
公开(公告)日：2007-02-22
申请号：PCT/JP2005/015072
申请日：2005-08-18
申请人：富士通株式会社 , 田中琢爾
发明人：田中琢爾
IPC分类号： H01L27/08 , H01L21/761 , H01L21/8244 , H01L27/11
CPC分类号： H01L27/0928 , H01L27/11 , H01L27/1104
摘要：（課題）本発明は、半導体素子の特性の安定に好適な半導体装置及びその製造方法に関し、トリプルウエル構造を有する半導体装置のトリプルウエル内のトランジスタの特性の安定化を図った半導体装置及びその製造方法を提供することを課題とする。（解決手段）上記の課題を解決するため、本発明係る半導体装置は、半導体基板内に第１ウエル領域と第２ウエル領域と、前記第2ウエル領域に形成された複数のトランジスタとを備える。また、半導体装置は、前記第1ウエル領域を貫通して形成され、前記第２ウエルの底部において、前記第2ウエル領域と前記半導体基板とを電気的に導通する貫通口領域とを備える。そして、上記の半導体装置は、前記貫通口領域の境界が、前記トランジスタ間に配置され、前記トランジスタから、平面的にはなれて配置されていることを特徴とする。
摘要翻译：公开了适用于半导体元件的特性稳定化的半导体器件及其制造方法。具体公开了具有三阱结构的半导体器件，其中三阱内的晶体管的特性是稳定的。还具体公开了一种用于制造这种半导体器件的方法。半导体器件包括半导体衬底中的第一阱区和第二阱区，以及形成在第二阱区中的多个晶体管。半导体器件还包括通孔区域，其形成为穿透第一阱区域，用于电连接第二阱区域和第二阱底部的半导体衬底。半导体器件的特征在于，通孔区域的边界位于晶体管之间，使得其在平面视图中远离晶体管。

87. 发明申请

WO2003041161A3 HIGH FREQUENCY SIGNAL ISOLATION IN A SEMICONDUCTOR DEVICE 审中-公开
公开(公告)号：WO2003041161A3
公开(公告)日：2003-05-15
申请号：PCT/US2002/032346
申请日：2002-10-10
申请人： MOTOROLA INC.
发明人： DU, Yang, , BANERJEE, Suman, Kumar , THOMA, Rainer , DUVALLET, Alain
IPC分类号： H01L21/761
摘要： A semiconductor device (20) includes an isolated p-well (22) formed in a substrate (21) by a buried n-well (25) and an n-well ring (24). The n-well ring (24) extends from a surface of the semiconductor device (20) to the buried n-well (25). The isolated p-well (22) includes a plurality of n-well plugs (27) extending from the surface of the semiconductor device (20) into the isolated p-well (22) and contacting the buried n-well (25). The plurality of n-well plugs (27) reduces an n-well resistance to provide better noise isolation for high frequency signals.

88. 发明申请

WO02035606A1 SEMICONDUCTOR DEVICE AND ITS PRODUCTION METHOD 审中-公开
标题翻译：半导体器件及其生产方法
公开(公告)号：WO02035606A1
公开(公告)日：2002-05-02
申请号：PCT/JP2001/009179
申请日：2001-10-19
IPC分类号： H01L21/76 , H01L21/761 , H01L21/762 , H01L21/8234 , H01L21/8238 , H01L27/08 , H01L27/092 , H01L21/336 , H01L29/78
CPC分类号： H01L21/823481 , H01L21/761 , H01L21/76202 , H01L21/76232 , H01L21/823493
摘要： A semiconductor device having a two-layer well structure and a small margin required at the boundary of a well region and comprising a variable substrate-bias transistor and a DTMOS. Field-effect transistors (223) are fabricated on a P-type shallow well region (212). The depth of a shallow element-isolating region (214) over the P-type shallow well region (212) is less than the depth of the junction between an N-type deep well region (227) and the P-type shallow well region (212). Therefore the field-effect transistors (223) share the P-type shallow well region (212). The P-type shallow well regions (212) independently of each other are easily formed since they are isolated from each other by a deep element-isolating region (226) and the N-type deep well region (227).
摘要翻译：一种半导体器件，其具有在阱区的边界处所需的两层阱结构和小的边界，并且包括可变衬底偏置晶体管和DTMOS。场效应晶体管（223）制造在P型浅阱区（212）上。 P型浅井区域（212）上的浅元件隔离区域（214）的深度小于N型深井区域（227）和P型浅井区域之间的接合深度（212）。因此，场效应晶体管223共用P型浅阱区212。彼此独立的P型浅阱区域（212）由于它们通过深度元件隔离区域（226）和N型深孔区域（227）彼此隔离而容易地形成。

89. 发明申请

WO0195389A3 SHIELDING OF ANALOG CIRCUITS ON SEMICONDUCTOR SUBSTRATES 审中-公开
标题翻译：模拟电路在半导体衬底上的屏蔽
公开(公告)号：WO0195389A3
公开(公告)日：2002-04-18
申请号：PCT/US0118153
申请日：2001-06-05
申请人： INFINEON TECHNOLOGIES CORP
发明人： PRIGGE ODIN
IPC分类号： H01L21/761 , H01L21/762
CPC分类号： H01L21/761 , H01L21/76224
摘要： A semiconductor device, in accordance with the present invention, includes a doped semiconductor substrate (102) wherein the doping of the substrate has a first conductivity and a device region (110) formed near a surface of the substrate. The device region includes at least one device well. A buried well (104) is formed in the substrate below the device region. The buried well is doped with dopants having a second conductivity. A trench region (124) surrounds the device region and extends below the surface of the substrate to at least the buried well such that the device region is isolated from other portions of the substrate by the buried well and the trench region.
摘要翻译：根据本发明的半导体器件包括其中衬底的掺杂具有第一导电性的掺杂半导体衬底（102）和在衬底的表面附近形成的器件区（110）。装置区域至少包括一个装置。掩埋阱（104）形成在器件区域下方的衬底中。掩埋阱掺杂有具有第二导电性的掺杂剂。沟槽区域（124）围绕器件区域并且在衬底的表面下方延伸到至少掩埋阱，使得器件区域通过掩埋阱和沟槽区域与衬底的其它部分隔离。

90. 发明申请

WO02015274A1 SEMICONDUCTOR DEVICE FOR COMMUNICATION 审中-公开
标题翻译：用于通信的半导体器件
公开(公告)号：WO02015274A1
公开(公告)日：2002-02-21
申请号：PCT/JP2001/007013
申请日：2001-08-14
IPC分类号： H01L21/761 , H01L21/822 , H01L21/8238 , H01L27/04 , H01L27/08 , H01L27/092 , H03F3/62 , H04N5/00 , H04N7/10 , H04N21/426
CPC分类号： H04N7/102 , H01L21/761 , H01L27/092
摘要： A semiconductor device for communication in which the area of circuit required for transmitting/receiving CATV can be reduced significantly as compared with a conventional device where a receiving circuit and a transmitting circuit are implemented as independent functional components by mounting a circuit (2) for receiving data through a CATV line and a circuit (3) for transmitting data through a CATV line on the same semiconductor substrate (1). Furthermore, noise is prevented from being mixed mutually between the receiving circuit (2) and the transmitting circuit (3) by disposing a guard ring (6) between them.
摘要翻译：与通过安装用于接收的电路（2）将接收电路和发送电路实现为独立功能部件的传统装置相比，可以显着地减少用于发送/接收CATV所需电路的面积的通信用半导体器件通过CATV线的数据和用于通过同一半导体衬底（1）上的CATV线发送数据的电路（3）。此外，通过在它们之间设置保护环（6），防止了在接收电路（2）和发送电路（3）之间相互混合的噪声。

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