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81. 发明申请

WO2011100139A1 IMPLEMENTATION OF SWITCHES IN A COMMUNICATION NETWORK 审中-公开
标题翻译：通信网络中交换机的实现
公开(公告)号：WO2011100139A1
公开(公告)日：2011-08-18
申请号：PCT/US2011/023264
申请日：2011-02-01
申请人： ALCATEL-LUCENT USA INC. , SUVAKOVIC, Dusan
发明人： SUVAKOVIC, Dusan
IPC分类号： H04L12/56 , H04J3/00 , H04Q11/04
CPC分类号： H04Q11/00 , H04J3/047
摘要： A routing device such as either a 1:N demultiplexer or N:1 multiplexer can provide a power dissipation proportional to log 2 (N) by augmenting a conventional data demultiplexer/multiplexer with additional control circuitry. The control circuit ensures that control signals that trigger configuration of individual demultiplexer/multiplexer elements are propagated only along a data transmission path. Logic components of the control circuitry enable the multiplexers to be self-configuring and to prevent multiplexers from switching to elements with empty data buffers.
摘要翻译：诸如1：N解复用器或N：1多路复用器之类的路由设备可以通过用附加的控制电路来增加常规的数据解复用器/多路复用器来提供与log2（N）成比例的功率消耗。控制电路确保触发各个解复用器/复用器元件的配置的控制信号仅沿着数据传输路径传播。控制电路的逻辑组件使多路复用器能够自配置，并防止多路复用器切换到具有空数据缓冲器的元件。

82. 发明申请

WO2007027833A3 CIRCUIT, SYSTEM AND MULTIPLEXING SIGNALS WITH REDUCED JITTER 审中-公开
标题翻译：电路，系统和多路复用信号与减少抖动
公开(公告)号：WO2007027833A3
公开(公告)日：2010-09-02
申请号：PCT/US2006033947
申请日：2006-08-29
申请人： CYPRESS SEMICONDUCTOR CORP , LI GABRIEL
发明人： LI GABRIEL
IPC分类号： H04J3/04 , H03K17/62 , H03K19/173 , H03M9/00
CPC分类号： H04J3/047 , H03K17/002 , H03K19/1737
摘要： A multiplexer circuit, system and method is provided herein for multiplexing signals with reduced jitter by eliminating all crosstalk and power supply noise injection within the multiplexer circuit. For example, crosstalk and supply noise injection may be eliminated by: (i) separating the multiplexing function into three separate logic gates and (ii) allowing only one switching input per logic gate, hi some cases, jitter may be further reduced by distributing the logic gates across three distinct power domains, hi other words, the logic gate inputs may be further isolated by gating each signal in its own power domain. In addition, the multiplexer circuit provides built in delay matching by utilizing three substantially identical logic gates.
摘要翻译：本文提供了一种多路复用器电路，系统和方法，用于通过消除多路复用器电路内的所有串扰和电源噪声注入来复用具有减小的抖动的信号。例如，可以通过以下步骤来消除串扰和电源噪声注入：（i）将多路复用功能分离成三个单独的逻辑门，并且（ii）每个逻辑门仅允许一个开关输入。在一些情况下，可以通过分配跨越三个不同功率域的逻辑门。换句话说，逻辑门输入可以通过门控其自身功率域中的每个信号来进一步隔离。此外，多路复用器电路通过利用三个基本相同的逻辑门来提供内置的延迟匹配。

83. 发明申请

WO2009133428A1 MULTIPLEXING AND DEMULTIPLEXING DATA 审中-公开
标题翻译：多路复用和解复用数据
公开(公告)号：WO2009133428A1
公开(公告)日：2009-11-05
申请号：PCT/IB2008/051651
申请日：2008-04-29
申请人： FREESCALE SEMICONDUCTOR, INC. , NISTOR, Adrian Ioan , PELLY, Jason
发明人： NISTOR, Adrian Ioan , PELLY, Jason
IPC分类号： H04J3/04 , H04J3/06
CPC分类号： H04J3/02 , H04J3/047
摘要： A method (200) of demultiplexing data, the method comprising: during each of a series of time-units, receiving multiplexed data, wherein the multiplexed data comprises, for each of a plurality of channels, a corresponding quantity of channel data of a corresponding data size; and during each of the series of time-units, for each of the plurality of channels, storing the corresponding quantity of channel data received during that time-unit in a contiguous region of a memory (104) associated with that channel; wherein each of the plurality of channels has a corresponding time-unit-number such that, for each of the plurality of channels, the channel data stored in the corresponding region of the memory (104) for that channel is to be processed after a number of time units equal to the time-unit-number for that channel has passed since channel data for that channel was last processed; characterised in that the method comprises: determining (S208) the locations of the regions of the memory based on the data sizes and the time-unit- numbers corresponding to one or more channels from the plurality of channels such that the step of storing will not store channel data at a location in the memory (104) that is currently storing channel data that has not yet been processed.
摘要翻译：一种解复用数据的方法（200），所述方法包括：在一系列时间单元中的每一个期间接收多路复用数据，其中所述多路复用数据对于多个信道中的每一个包括相应数量的信道数据数据大小并且在所述一系列时间单元的每一个期间，对于所述多个通道中的每一个，将在所述时间单元期间接收到的相应数量的信道数据存储在与该信道相关联的存储器（104）的连续区域中; 其中，所述多个信道中的每一个具有对应的时间单元号，使得对于所述多个信道中的每一个，存储在所述信道的存储器（104）的相应区域中的信道数据将在数字的时间单位等于该频道的时间单位数已经过去，因为该频道的频道数据最后被处理; 其特征在于，所述方法包括：基于来自所述多个信道的数据大小和对应于一个或多个信道的时间单元数，确定（S208）存储器的区域的位置，使得存储步骤不会在当前存储尚未被处理的频道数据的存储器（104）中的位置存储频道数据。

84. 发明申请

WO2009041372A1 伝送装置、伝送システム、伝送方法及び伝送プログラム审中-公开
标题翻译：传输装置，传输系统，传输方法和传输方案
公开(公告)号：WO2009041372A1
公开(公告)日：2009-04-02
申请号：PCT/JP2008/067048
申请日：2008-09-16
申请人：日本電気株式会社 , 齋藤芳拓
发明人：齋藤芳拓
IPC分类号： H04L12/56 , H04L29/00
CPC分类号： H04J3/047 , H04J3/1623 , H04L69/14
摘要：　伝送装置（４ａ）は、特定のフレーム構造を持つフレームを伝送する無線回線と、パケットを伝送する無線回線と、を無線回線（１，２）毎に設定する設定部（ＬＡＮマッピング回路：１００ａに相当）と、設定部（１００ａ）で設定した情報（ＬＡＮマッピング情報：１０１ａ）に応じて、フレームと、パケットと、を無線回線（１，２）を使用して伝送する伝送部（ＬＡＮパケット分割回路：２００ａ、Ｅ１フレーム化回路：３００ａ、ＬＡＮパケット再生回路：４００ａ、バッファ回路：５００ａ、セレクタ回路：６００ａ、及び多重分離回路：７００ａに相当）と、を有することを特徴とする。
摘要翻译：传输装置（4a）包括设置部分（对应于LAN映射电路100a），其设置发送具有特定帧结构的帧的无线线路和用于每个无线线路的发送分组的无线线路（1,2）; 以及使用无线线路（1,2）的发送部分（对应于LAN分组分割电路200a，E1成帧电路300a，LAN分组再现电路400a，缓冲电路500a，选择器电路600a和解复用电路700a））根据由设置部分（100a）设置的信息（LAN映射信息101a）来发送帧和分组。

85. 发明申请

WO2007047180A3 SYSTEMS AND METHODS FOR INCREASING CAPACITY IN COLLISION-BASED DATA NETWORKS 审中-公开
标题翻译：在基于冲突的数据网络中增加容量的系统和方法
公开(公告)号：WO2007047180A3
公开(公告)日：2008-02-21
申请号：PCT/US2006039286
申请日：2006-10-06
申请人： OPTIMAL LICENSING CORP , CHOW PETER EL KWAN
发明人： CHOW PETER EL KWAN
IPC分类号： H04L12/40 , H04L12/54 , H04L12/56
CPC分类号： H04J3/047 , H04Q11/0421 , H04Q2213/1319 , H04Q2213/13196 , H04Q2213/13292 , H04Q2213/13349 , H04Q2213/13389
摘要： A multiple-access contention-free environment is disclosed for a local area network without using centralized control and without using information contained in the data (figure 3A) Data collisions are eliminated by buffering data (units 32 & 33) from connected devices (units 31-1 thru 31 -N) when the common transportation media is determined as not being available for immediate use (unit 35) In one embodiment, the buffering is controlled by hubs that can accept information or hold it up for a period of time until the buffer clears Buffer fullness can be used, if desired, as a measure as to which buffer to draw from first When buffers are full, signals are sent to the stations to reduce their access to the network on a temporary basis
摘要翻译：在不使用集中控制而不使用数据中包含的信息的情况下，对于局域网公开了多址无竞争环境（图3A）。通过从连接的设备（单元31和32）缓冲数据（单元32和33）来消除数据冲突 -1至31 -N）当公共运输介质被确定为不可立即使用时（单元35）。在一个实施例中，缓冲由可接受信息或保持一段时间的集线器控制，直到缓冲区清除如果需要，可以使用缓冲区饱和度作为首先绘制哪个缓冲区的度量值当缓冲区已满时，信号将发送到站点以减少其临时访问网络

86. 发明申请

WO2007092630A3 DATA PROCESSING SYSTEMS AND METHODS 审中-公开
标题翻译：数据处理系统和方法
公开(公告)号：WO2007092630A3
公开(公告)日：2008-02-14
申请号：PCT/US2007003616
申请日：2007-02-09
申请人： FLEXTRONICS INT USA INC , CARSON MARK B
发明人： CARSON MARK B
IPC分类号： G06F15/173
CPC分类号： H04J3/0632 , H04J3/047 , H04J3/0623 , H04L7/005
摘要： A method and system for allowing data traffic from multiple interfaces to be processed using a common clock frequency. For one embodiment of the invention, data is received from two or more data channels of a communications network, each data channel having a maximum channel frequency. The data from the two or more data channels is combined and the combined data is processed at one or more functional blocks of the communications network, wherein each functional block operates at a clock speed sufficient to process data at a rate greater than the aggregate maximum channel frequency of the two or more data channels. For one embodiment a portion of the data is deleted from each of the data channels to obtain an aggregate maximum channel frequency of the two or inore data channels that is less than an operational frequency of the one or more functional blocks.
摘要翻译：用于允许使用公共时钟频率来处理来自多个接口的数据业务的方法和系统。对于本发明的一个实施例，从通信网络的两个或多个数据信道接收数据，每个数据信道具有最大信道频率。来自两个或多个数据信道的数据被组合，并且组合数据在通信网络的一个或多个功能块处被处理，其中每个功能块以足以以大于总最大信道的速率处理数据的时钟速度工作两个或多个数据通道的频率。对于一个实施例，从每个数据信道中删除数据的一部分，以获得小于一个或多个功能块的操作频率的两个或不在数据信道的聚合最大信道频率。

87. 发明申请

WO2007024727A3 MULTIPACKET INTERFACE 审中-公开
标题翻译：多包接口
公开(公告)号：WO2007024727A3
公开(公告)日：2007-11-08
申请号：PCT/US2006032428
申请日：2006-08-21
申请人： TRANSWITCH CORP , MUKHOPADHYAY SUVHASIS , BHATTACHARYA SANTANU , KUMAR VIKAS , SINGH KUMAR SHAKTI , DUTTA ARUNAVA , SRINIVASAN DESIKAN
发明人： MUKHOPADHYAY SUVHASIS , BHATTACHARYA SANTANU , KUMAR VIKAS , SINGH KUMAR SHAKTI , DUTTA ARUNAVA , SRINIVASAN DESIKAN
IPC分类号： H04J3/16
CPC分类号： H04J3/047 , H04J3/1617 , H04J2203/0025 , H04Q2213/13003 , H04Q2213/13103 , H04Q2213/13106 , H04Q2213/13178 , H04Q2213/13214 , H04Q2213/1332 , H04Q2213/13322
摘要： A multipacket interface is easily adaptable to any of several link layer interfaces via a simple adaptation layer which can be provided on an ASIC or FPGA. The interface according to the invention includes (in both transmit and receive directions) a multi-bit data signal, a multi-bit channel identifier, a packet abort/error signal, a start-of-frame signal, an end-of-frame signal, a data valid signal, and an interface clock, In the transmit direction, the interface also includes a data request signal and a multi-bit PDU length indicator signal. In the receive direction the interface also includes a server signal failure signal.
摘要翻译：多分组接口可以通过ASIC或FPGA上提供的简单适配层容易地适应多个链路层接口中的任何一个。根据本发明的接口包括（在发送和接收方向）多位数据信号，多位信道标识符，分组放弃/错误信号，帧开始信号，帧结束信号，数据有效信号和接口时钟。在发送方向上，接口还包括数据请求信号和多位PDU长度指示符信号。在接收方向上，接口还包括服务器信号故障信号。

88. 发明申请

WO2007047180A2 SYSTEMS AND METHODS FOR INCREASING CAPACITY IN COLLISION-BASED DATA NETWORKS 审中-公开
标题翻译：在基于冲突的数据网络中增加容量的系统和方法
公开(公告)号：WO2007047180A2
公开(公告)日：2007-04-26
申请号：PCT/US2006/039286
申请日：2006-10-06
申请人： OPTIMAL LICENSING CORPORATION , CHOW, Peter, El Kwan
发明人： CHOW, Peter, El Kwan
IPC分类号： H04J1/16
CPC分类号： H04J3/047 , H04Q11/0421 , H04Q2213/1319 , H04Q2213/13196 , H04Q2213/13292 , H04Q2213/13349 , H04Q2213/13389
摘要： A multiple-access contention-free environment is disclosed for a local area network without using centralized control and without using information contained in the data. Data collisions are eliminated by buffering data from connected devices when the bus (or other common transportation media) is not available for immediate use. In one embodiment, the buffering is controlled by hubs that can accept information or hold it up for a period of time until the buffer clears. Buffer fullness can be used, if desired, as a measure as to which buffer to draw from first. When buffers are full, signals are sent to the stations to reduce their access to the network on a temporary basis.
摘要翻译：对于局域网而言，无需使用集中控制而不使用数据中包含的信息，就会公开一种多址无竞争环境。当总线（或其他通用传输介质）不可用于即时使用时，通过缓冲连接设备的数据来消除数据冲突。在一个实施例中，缓冲由集线器控制，集线器可以接收信息或保持一段时间，直到缓冲器清除。如果需要，可以使用缓冲区饱和度作为从头开始绘制哪个缓冲区的度量。当缓冲区已满时，信号将发送到站点，以减少其临时访问网络。

89. 发明申请

WO2007024727A2 MULTIPACKET INTERFACE 审中-公开
标题翻译：多路接口
公开(公告)号：WO2007024727A2
公开(公告)日：2007-03-01
申请号：PCT/US2006/032428
申请日：2006-08-21
申请人： TRANSWITCH CORPORATION , MUKHOPADHYAY, Suvhasis , BHATTACHARYA, Santanu , KUMAR, Vikas , SINGH, Kumar, Shakti , DUTTA, Arunava , SRINIVASAN, Desikan
发明人： MUKHOPADHYAY, Suvhasis , BHATTACHARYA, Santanu , KUMAR, Vikas , SINGH, Kumar, Shakti , DUTTA, Arunava , SRINIVASAN, Desikan
IPC分类号： H04J3/16
CPC分类号： H04J3/047 , H04J3/1617 , H04J2203/0025 , H04Q2213/13003 , H04Q2213/13103 , H04Q2213/13106 , H04Q2213/13178 , H04Q2213/13214 , H04Q2213/1332 , H04Q2213/13322
摘要： A multipacket interface is easily adaptable to any of several link layer interfaces via a simple adaptation layer which can be provided on an ASIC or FPGA. The interface according to the invention includes (in both transmit and receive directions) a multi-bit data signal, a multi-bit channel identifier, a packet abort/error signal, a start-of-frame signal, an end-of-frame signal, a data valid signal, and an interface clock, In the transmit direction, the interface also includes a data request signal and a multi-bit PDU length indicator signal. In the receive direction the interface also includes a server signal failure signal.
摘要翻译：多层接口可以通过可在ASIC或FPGA上提供的简单适配层轻松适应几个链路层接口中的任何一个。根据本发明的接口包括（在发送和接收方向上）多位数据信号，多位信道标识符，分组中止/错误信号，帧起始信号，帧结束信号，数据有效信号和接口时钟。在发送方向上，接口还包括数据请求信号和多位PDU长度指示符信号。在接收方向，接口还包括服务器信号故障信号。

90. 发明申请

WO2006054365A1 マルチプレクサ回路审中-公开
标题翻译：多路复用器电路
公开(公告)号：WO2006054365A1
公开(公告)日：2006-05-26
申请号：PCT/JP2004/017659
申请日：2004-11-22
申请人：テスト・リサーチ・ラボラトリーズ株式会社 , 田中義人
发明人：田中義人
IPC分类号： H03K17/00
CPC分类号： H03K17/005 , G01R31/31723 , H01H47/001 , H04J3/047
摘要：　ツリー構造の或る階層におけるマルチプレクサの出力端子と、当該或る階層より１つ上の階層におけるマルチプレクサの入力端子との間にリレースイッチを設け、或る階層におけるマルチプレクサのうち、信号の選択期間中に係るマルチプレクサに接続されたリレースイッチをオンとし、それ以外のマルチプレクサに接続されたリレースイッチをオフとすることにより、リレースイッチがオフとされたマルチプレクサの抵抗成分と容量成分とをツリー構造中から切り離して、マルチプレクサの動作速度に影響を与える時定数ＣＲの値を小さくできるようにし、これにより、マルチプレクサ回路全体の動作速度が時定数の増大に起因して遅くなってしまうという不都合を防止する。
摘要翻译：在包括在树结构的某个层中的每个多路复用器的输出端和包含在紧邻该特定层的层中的多路复用器的输入端之间提供继电器开关。继电器开关导通，其连接到包括在特定层中的多路复用器中的每一个并且当前与信号选择相关，而继电器开关被断开，其连接到包括的多路复用器中的每一个在某一层。以这种方式，与断开的继电器开关对应的多路复用器的电阻和电容分量可以与树结构分离，以减小影响多路复用器的工作速度的时间常数CR的值。这消除了由于时间常数的增加而导致整个多路复用器电路的工作速度降低的问题。

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