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61. 发明申请

WO2002071248A2 VERFAHREN UND VORRICHTUNGEN ZUR DATENBE- UND/ODER VERARBEITUNG 审中-公开
标题翻译：方法和用于数据仓库和/或处理设备
公开(公告)号：WO2002071248A2
公开(公告)日：2002-09-12
申请号：PCT/EP2002/002398
申请日：2002-03-05
申请人： PACT INFORMATIONSTECHNOLOGIE GMBH , VORBACH, Martin
发明人： VORBACH, Martin
IPC分类号： G06F15/80
CPC分类号： G06F8/447 , G06F15/17 , G06F15/7867 , H03K19/177
摘要： Einem rekonfigurierbaren Baustein (VPU) werden an den Eingängen und/oder Ausgängen Speicher zugeordnet, um eine Entkopplung der internen Datenverarbeitung und i.b. der Rekonfigurationszyklen von den externen Datenströmen (zu/von Peripherie, Speichern etc) zu erreichen.
摘要翻译：可重新配置模块（VPU）被分配给所述输入和/或输出存储到内部数据处理和I.B.的去耦（从外围设备，存储等，以/）的外部数据流的重新配置周期来实现的。

62. 发明申请

WO2002071196A3 VERFAHREN UND VORRICHTUNG ZU DATENBE- UND/ODER VERARBEITUNG 审中-公开
公开(公告)号：WO2002071196A3
公开(公告)日：2002-09-12
申请号：PCT/EP2002/002402
申请日：2002-03-05
申请人： PACT INFORMATIONSTECHNOLOGIE GMBH , VORBACH, Martin , BAUMGARTE, Volker
发明人： VORBACH, Martin , BAUMGARTE, Volker
IPC分类号： G06F1/10
摘要： Die Erfindung betrifft eine Datenverarbeitungseinheit (VPU) mit einem in unterschiedlichen Konfigurationszuständen betreibbaren Feld getakteter Logikzellen (PAEs) und einem Taktvorgabemittel zur Vorgabe einer Logikzellentaktung. Hierbei ist vorgesehen, dass das Taktvorgabemittel dazu ausgebildet ist, zustandsabhängig an zumindest einer ersten Zelle (PAE) einen ersten und an zumindest einer weiteren Zelle einen weiteren Takt vorzugeben.

63. 发明申请

WO9945474A2 SPEED-OPTIMIZED CACHE SYSTEM 审中-公开
标题翻译：速度优化缓存系统
公开(公告)号：WO9945474A2
公开(公告)日：1999-09-10
申请号：PCT/DE9900639
申请日：1999-03-07
申请人： PACT INF TECH GMBH , VORBACH MARTIN , MUENCH ROBERT
发明人： VORBACH MARTIN , MUENCH ROBERT
IPC分类号： G06F12/0846 , G06F15/00
CPC分类号： G06F12/0886 , G06F12/0851
摘要： Several cache memories are used instead of a continuously large cache memory. Each memory has a defined address range. A plurality of arithmetic units can access a plurality of cache memories due to the fact that the cache memory is selected on the basis of defined addresses. If several arithmetic units access the same cache memory, one of the arithmetic units undergoes arbitration per time unit and is granted the right of access. If the data is not available in the cache memory, bursting occurs when accessing the memory, that is, a plurality of data is written on a complete line of cache memories (CL) in the memory or read from the memory.
摘要翻译：代替连续广泛的高速缓冲存储器的，多个高速缓冲存储器的使用，每个所述存储器的具有唯一的地址空间。多个算术单元中的可通过高速缓冲存储器访问的多个高速缓冲存储器是基于唯一的地址选择。如果在同一高速缓存存储器中的多个算术单元，每单位时间的运算单元中的一个分别仲裁，并获得访问权。如果在高速缓冲存储器中的数据不是之前，它基本上是在访问存储器时，即gebursted，多个数据被写入超过在存储器高速缓冲存储器（CL）的整行或从存储器中读取。

64. 发明申请

WO1998028697A1 IO- AND MEMORY BUS SYSTEM FOR DFPs AS UNITS WITH TWO- OR MULTI-DIMENSIONALLY PROGRAMMABLE CELL STRUCTURES 审中-公开
标题翻译： IO和存储器总线SYSTEM FOR指定联络点以及具有两个或多维可编程单元结构积木
公开(公告)号：WO1998028697A1
公开(公告)日：1998-07-02
申请号：PCT/DE1997003013
申请日：1997-12-21
申请人： PACT INFORMATIONSTECHNOLOGIE GMBH , VORBACH, Martin , MÜNCH, Robert
发明人： PACT INFORMATIONSTECHNOLOGIE GMBH
IPC分类号： G06F15/78
CPC分类号： G06F15/7867 , G11C7/10
摘要： The invention relates to a bus system produced by concentrating individual conductors or buses within a unit of the type DFP, FPGA, DPGA, as well as all units with two- or multi-dimensionally programmable cell structure, and via which the units can be assembled to form several and/or can be connected to a memory and/or a periphery.
摘要翻译：提出了一种总线系统，该系统是由属DFP，FPGA，DPGA，以及与二维或多维可编程单元结构中的所有块中的块内捆绑多个单独的线路或总线或子总线的制成，并且借助于该块可以被分组以形成多个和/或储存和/或外围设备可连接/是。

65. 发明申请

WO2012123061A9 PARALLEL MEMORY SYSTEMS 审中-公开
标题翻译：并行存储系统
公开(公告)号：WO2012123061A9
公开(公告)日：2012-11-15
申请号：PCT/EP2012000713
申请日：2012-02-17
申请人： HYPERION CORE INC , VORBACH MARTIN
发明人： VORBACH MARTIN
IPC分类号： G06F15/173 , G06F9/38 , G06F13/16
CPC分类号： G06F15/7839 , G06F8/4441 , G06F8/452 , G06F9/30043 , G06F9/3017 , G06F9/345 , G06F9/38 , G06F15/7821 , G06F2213/0038 , G11C8/16 , G11C11/412 , Y02D10/12 , Y02D10/13
摘要： The invention relates to a multi-core processor memory system, wherein it is provided that the system comprises memory channels between the multi-core processor and the system memory, and that the system comprises at least as many memory channels as processor cores, each memory channel being dedicated to a processor core, and that the memory system relates at run-time dynamically memory blocks dedicatedly to the accessing core, the accessing core having dedicated access to the memory bank via the memory channel.
摘要翻译：本发明涉及一种多核处理器存储器系统，其中提供该系统包括多核处理器与系统存储器之间的存储器通道，并且该系统至少包括与处理器核心一样多的存储器通道，每个存储器专用于处理器核心的通道，并且存储器系统在运行时将动态地专用于访问核心的存储器块相关联，访问内核经由存储器通道具有对存储体的专用访问。

66. 发明申请

WO2012123061A1 PARALLEL MEMORY SYSTEMS 审中-公开
标题翻译：并行存储器系统
公开(公告)号：WO2012123061A1
公开(公告)日：2012-09-20
申请号：PCT/EP2012/000713
申请日：2012-02-17
申请人： HYPERION CORE INC. , VORBACH, Martin
发明人： VORBACH, Martin
IPC分类号： G06F15/173 , G06F9/38 , G06F13/16
CPC分类号： G06F15/7839 , G06F8/4441 , G06F8/452 , G06F9/30043 , G06F9/3017 , G06F9/345 , G06F9/38 , G06F15/7821 , G06F2213/0038 , G11C8/16 , G11C11/412 , Y02D10/12 , Y02D10/13
摘要： The invention relates to a multi-core processor memory system, wherein it is provided that the system comprises memory channels between the multi-core processor and the system memory, and that the system comprises at least as many memory channels as processor cores, each memory channel being dedicated to a processor core, and that the memory system relates at run-time dynamically memory blocks dedicatedly to the accessing core, the accessing core having dedicated access to the memory bank via the memory channel.
摘要翻译：本发明涉及一种多核处理器存储器系统，其中提供的系统包括在多核处理器和系统存储器之间的存储器通道，并且该系统至少包括多个存储器通道作为处理器核心，每个存储器通道专用于处理器核心，并且存储器系统在运行时动态地将存储器块专用于存取核心，存取核心具有经由存储器通道对存储器组的专用存取。

67. 发明申请

WO2010142432A3 SYSTEM AND METHOD FOR A CACHE IN A MULTI-CORE PROCESSOR 审中-公开
标题翻译：用于多核处理器中缓存的系统和方法
公开(公告)号：WO2010142432A3
公开(公告)日：2011-12-22
申请号：PCT/EP2010003459
申请日：2010-06-09
申请人： VORBACH MARTIN , HYPERION CORE INC
发明人： VORBACH MARTIN
IPC分类号： G06F12/08 , G06F9/46 , G06F9/52
CPC分类号： G06F12/0815 , G06F9/526 , G06F12/0811 , G06F12/0813 , G06F12/084 , G06F12/0842 , G06F12/0893 , G06F2212/271 , G06F2212/50 , G06F2212/62 , Y02D10/13
摘要： The invention relates to a multi-core processor system, in particular a single-package multi-core processor system, comprising at least two processor cores, preferably at least four processor cores, each of said at least two cores, preferably at least four processor cores, having a local LEVEL-1 cache, a tree communication structure combining the multiple LEVEL-1 caches, the tree having at least one node, preferably at least three nodes for a four processor core multi-core processor, and TAG information is associated to data managed within the tree, usable in the treatment of the data.
摘要翻译：本发明涉及多核处理器系统，特别是单包多核处理器系统，其包括至少两个处理器核，优选地至少四个处理器核，所述至少两个核中的每一个优选地至少四个处理器具有本地LEVEL-1缓存的多个LEVEL-1高速缓存的树通信结构，具有至少一个节点的树，优选地至少三个用于四处理器核心多核处理器的节点，以及TAG信息相关联到树中管理的数据，可用于处理数据。

68. 发明申请

WO2010142432A2 SYSTEM AND METHOD FOR A CACHE IN A MULTI-CORE PROCESSOR 审中-公开
标题翻译：用于在多核处理器中进行缓存的系统和方法
公开(公告)号：WO2010142432A2
公开(公告)日：2010-12-16
申请号：PCT/EP2010/003459
申请日：2010-06-09
申请人： VORBACH, Martin
发明人： VORBACH, Martin
CPC分类号： G06F12/0815 , G06F9/526 , G06F12/0811 , G06F12/0813 , G06F12/084 , G06F12/0842 , G06F12/0893 , G06F2212/271 , G06F2212/50 , G06F2212/62 , Y02D10/13
摘要： The invention relates to a multi-core processor system, in particular a single-package multi-core processor system, comprising at least two processor cores, preferably at least four processor cores, each of said at least two cores, preferably at least four processor cores, having a local LEVEL-1 cache, a tree communication structure combining the multiple LEVEL-1 caches, the tree having at least one node, preferably at least three nodes for a four processor core multi-core processor, and TAG information is associated to data managed within the tree, usable in the treatment of the data.
摘要翻译：本发明涉及多核处理器系统，特别是单包多核处理器系统，其包括至少两个处理器核，优选地至少四个处理器核，所述至少两个核中的每一个优选地至少四个处理器具有本地LEVEL-1缓存的多个LEVEL-1高速缓存的树通信结构，具有至少一个节点的树，优选地至少三个用于四处理器核心多核处理器的节点，以及TAG信息相关联到树中管理的数据，可用于处理数据。

69. 发明申请

WO2006082091A8 LOW LATENCY MASSIVE PARALLEL DATA PROCESSING DEVICE 审中-公开
公开(公告)号：WO2006082091A8
公开(公告)日：2006-12-07
申请号：PCT/EP2006001014
申请日：2006-02-06
申请人： PACT XPP TECHNOLOGIES AG , VORBACH MARTIN , MAY FRANK
发明人： VORBACH MARTIN , MAY FRANK
IPC分类号： G06F15/80 , G06F9/38
CPC分类号： G06F9/38 , G06F9/30014 , G06F9/30058 , G06F9/3842 , G06F9/3867 , G06F9/3885 , G06F15/7867
摘要： Data processing device comprising a multidimensional array of ALUs, having at least two dimensions where the number of ALUs in the dimension is greater or equal to 2, adapted to process data without register caused latency between at least some of the ALUs in the corresponding array.

70. 发明申请

WO2005010632A3 DATA PROCESSING DEVICE AND METHOD 审中-公开
标题翻译：数据处理设备和方法
公开(公告)号：WO2005010632A3
公开(公告)日：2005-07-07
申请号：PCT/EP2004006547
申请日：2004-06-17
申请人： PACT XPP TECHNOLOGIES AG , VORBACH MARTIN , WEINHARDT MARKUS , BECKER JUERGEN
发明人： VORBACH MARTIN , WEINHARDT MARKUS , BECKER JUERGEN
IPC分类号： G06F20060101 , G06F9/38 , G06F9/44 , G06F15/78 , G06F15/82
CPC分类号： G06F9/3885 , G06F9/3897 , G06F9/4436 , G06F15/7867
摘要： A device comprising at least one unit with an instruction pipeline processing data in a sequential manner and an array of configurable processing elements, wherein the array is coupled to the instruction pipeline. A method for coupling said unit and said array.
摘要翻译：一种设备，包括至少一个单元，其具有以顺序方式处理数据的指令流水线和可配置处理元件阵列，其中所述阵列耦合到所述指令流水线。一种用于耦合所述单元和所述阵列的方法。

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