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41. 发明申请

WO2011158500A1 スキャン非同期記憶素子およびそれを備えた半導体集積回路ならびにその設計方法およびテストパターン生成方法审中-公开
标题翻译：用于扫描的异步记忆元件，提供其的半导体集成电路，其设计方法和测试图形生成方法
公开(公告)号：WO2011158500A1
公开(公告)日：2011-12-22
申请号：PCT/JP2011/003405
申请日：2011-06-15
申请人：国立大学法人奈良先端科学技術大学院大学 , 大竹哲史 , 岩田大志 , 井上美智子
发明人：大竹　哲史 , 岩田　大志 , 井上　美智子
IPC分类号： G01R31/28 , G06F11/22 , H03K19/00
CPC分类号： G11C29/10 , G01R31/318536 , G01R31/318541 , G01R31/318544 , G01R31/318555
摘要：　スキャン非同期記憶素子は、ｎ入力の非同期記憶素子（１２）と、ｎビットの信号入力およびスキャン入力から非同期記憶素子（１２）のｎ入力を生成するスキャン制御論理回路（１４）とを備えている。スキャン制御論理回路（１４）は、与えられた制御信号が第１のビットパターンのときは信号入力を、第２のビットパターンのときはスキャン入力を、それ以外のときは非同期記憶素子（１２）が前の値を保持するビットパターンを、それぞれ非同期記憶素子（１２）のｎ入力として出力とする。
摘要翻译：所公开的用于扫描的异步存储器元件设置有n输入异步存储器元件（12）和扫描控制逻辑电路（14），其从n位信号生成用于异步存储器元件（12）的n输入输入和扫描输入。扫描控制逻辑电路（14）作为每个异步存储元件（12）的n输入，输出当施加的控制信号是第一位模式时的信号，当信号是第二位模式时，扫描输入，以及异步存储元件（12）在所有其他时间保持先前值的位模式。

42. 发明申请

WO2009097088A1 APPARATUS AND METHOD FOR ISOLATING PORTIONS OF A SCAN PATH OF A SYSTEM-ON-CHIP 审中-公开
标题翻译：用于分离系统片上扫描路径的方法的装置和方法
公开(公告)号：WO2009097088A1
公开(公告)日：2009-08-06
申请号：PCT/US2009/000346
申请日：2009-01-21
申请人： ALCATEL-LUCENT USA INC. , CHAKRABORTY, Tapan, Jyoti , CHIANG, Chen-Huan , GOYAL, Suresh , PORTOLAN, Michele , VAN TREUREN, Bradford, Gene
发明人： CHAKRABORTY, Tapan, Jyoti , CHIANG, Chen-Huan , GOYAL, Suresh , PORTOLAN, Michele , VAN TREUREN, Bradford, Gene
IPC分类号： G01R31/3185
CPC分类号： G01R31/318544 , G01R31/318536
摘要： The invention includes an apparatus and method for dynamically isolating a portion of a scan path of a system-on-chip. In one embodiment, an apparatus includes a scan path and control logic. The scan path includes at least a first hierarchical level, where the first hierarchical level includes a plurality of components, and a second hierarchical level having at least one component. The second hierarchical level is adapted for being selected and deselected such that the second hierarchical level is active or inactive. The control logic is adapted to filter application of at least one control signal to the at least one component of the second hierarchical level in a manner for controlling propagation of data within the second hierarchical level independent of propagation of data within the first hierarchical level. In one embodiment, when the second hierarchical level is deselected, the control logic prevents data from being propagated within the second hierarchical level while data is propagated within the first hierarchical level. In one embodiment, the second hierarchical level may be used for independent, parallel testing while data continues to be propagated through the first hierarchical level.
摘要翻译：本发明包括一种用于动态隔离片上系统的扫描路径的一部分的装置和方法。在一个实施例中，一种装置包括扫描路径和控制逻辑。扫描路径至少包括第一层级，其中第一层级包括多个组件，以及具有至少一个组件的第二层级。第二层级适于被选择和取消选择，使得第二层次级别是活动的或不活动的。控制逻辑适用于以与第一层次级别内的数据的传播无关地控制第二层级中的数据传播的方式，将至少一个控制信号的应用过滤到第二层级的至少一个组件。在一个实施例中，当取消选择第二层次级别时，控制逻辑防止数据在第二层级中被传播，而数据在第一层级中传播。在一个实施例中，第二层级可用于独立的并行测试，同时数据继续通过第一层次级传播。

43. 发明申请

WO2009081743A1 アナログスキャン回路、アナログフリップフロップおよびデータ処理装置审中-公开
标题翻译：模拟扫描电路，模拟FLIP FLOP和数据处理设备
公开(公告)号：WO2009081743A1
公开(公告)日：2009-07-02
申请号：PCT/JP2008/072475
申请日：2008-12-11
申请人：ソニー株式会社 , 清水目和年 , 秦郁朗 , 石塚輝
发明人：清水目和年 , 秦郁朗 , 石塚輝
IPC分类号： G01R31/316 , G01R31/28 , H03F3/70
CPC分类号： G01R31/3163 , G01R31/318536
摘要：　アナログＬＳＩの試験における観測性および制御性を向上させる。入力端子ＩＮ１乃至ＩＮ３から入力されたアナログ信号はトランジスタ３０１乃至３０３を介して拡散層領域２２１、２２３および２２５に供給され、電荷として蓄積される。ゲート電極２１１乃至２１６に交互に接続される信号線１２１および１２２にクロック信号が与えられることにより、蓄積されていた電荷が右方向に転送される。拡散層領域２２１、２２３および２２５には電荷電圧変換アンプ４１１乃至４１３が接続され、蓄積されていた電荷は電圧に変換されて出力端子ＶＯＵＴ１乃至ＶＯＵＴ３にアナログ信号として出力される。拡散層領域２２０にはスキャンイン端子Ｓｉｎが接続され、拡散層領域２２５には電荷電圧変換アンプ４０１を介してスキャンアウト端子Ｓｏｕｔが接続される。
摘要翻译：可以提高模拟LSI测试中的观察和可控性。从输入端子（IN1〜IN3）输入的模拟信号通过晶体管（301〜303）供给到扩散层区域（221,223,225），作为电荷蓄积。时钟信号被提供给交替地连接到栅极电极（211至216）的信号线（121,122），以将积累的电荷向右转移。扩散层区域（221,223,225）与电荷/电压转换放大器（411〜413）连接。累积的电荷被转换为电压并作为模拟信号输出到输出端子（VOUT1至VOUT3）。扩散层区域（220）连接到扫描端子Sin。扩散层区域（225）经由电荷/电压转换放大器（401）连接到扫描输出端子（Sout）。

44. 发明申请

WO2008022504A1 边界扫描方法、系统及装置审中-公开
公开(公告)号：WO2008022504A1
公开(公告)日：2008-02-28
申请号：PCT/CN2007/000255
申请日：2007-01-23
申请人：华为技术有限公司 , 滑思真
发明人：滑思真
IPC分类号： G06F11/24 , G01R31/3181
CPC分类号： G01R31/318533 , G01R31/318536 , G01R31/318544 , G01R31/318572
摘要： A boundary scan method, system and device, wherein the method includes: a scan signal generating apparatus generating single polarity boundary scan signals in parallel and sending them to a boundary scan controller (S10) converting received boundary scan signals to serial differential type boundary scan signals (S11) and perfoming boundary scanning for boundary scan devices connected between a scan signal output port and a scan signal input port by converted boundary scan signals (S12). The system includes a scan signal generating apparatus, a boundary scan controller, and boundary devices. The boundary scan controller includes a data formatconverting module and a scan signal driving module. The boundary scan device includes a scan signal receiving module and a scan signal output module.

45. 发明申请

WO2008008546A2 UNIVERSAL RECONFIGURABLE SCAN ARCHITECTURE 审中-公开
标题翻译：通用可重构扫描架构
公开(公告)号：WO2008008546A2
公开(公告)日：2008-01-17
申请号：PCT/US2007/016088
申请日：2007-07-16
申请人： CHEN, Xinghao
发明人： CHEN, Xinghao
IPC分类号： H03M9/00
CPC分类号： G01R31/318536
摘要： A universal reconfigurable scan architecture reconfigures scan structures via scan-load operation, thereby eliminating interconnect network distributing configuration signals, and employs common scan circuitry identical for designs at mask level and is suitable for ASIC implementations. The architecture includes reconfigurable scan cells, apparatus for distributing configuration data to the reconfigurable scan cells and for determining desired reconfiguration data for each of the reconfigurable scan cells, and a configuration- set (CS) signal. Each of the reconfigurable scan cells has a pass-through (PT) mode in which data input, either a scan-in (SI) or a system-data (SD) of the scan cell, is transparently passed to a scan-out (SO) terminal of the scan cell without requiring a pulse on a shift clock (SC). The configuration-set (CS) signal communicates with each of the reconfigurable scan cells. A pulse on the configuration-set (CS) signal triggers PT Hold latches to capture configuration data from corresponding slave latches, which in turn set configurations of each of the reconfigurable scan cells.
摘要翻译：通用可重构扫描架构通过扫描负载操作重新配置扫描结构，从而消除互连网络分配配置信号，并采用与掩模级别相同的公共扫描电路，适用于ASIC实现。该架构包括可重新配置的扫描单元，用于将配置数据分配到可重新配置的扫描单元并且用于确定每个可重构扫描单元的所需重新配置数据以及配置集（CS）信号的装置。每个可重构扫描单元具有直通（PT）模式，其中扫描单元的扫描（SI）或系统数据（SD）的数据输入被透明地传递到扫描输出（ SO）端子，而不需要在移位时钟（SC）上的脉冲。配置集（CS）信号与每个可重构扫描单元进行通信。配置集（CS）信号上的一个脉冲触发PT Hold锁存器，从相应的从锁存器捕获配置数据，依次设置每个可重构扫描单元的配置。

46. 发明申请

WO2007008961A2 METHOD AND APPARATUS FOR PARAMETER ADJUSTMENT, TESTING, AND CONFIGURATION 审中-公开
标题翻译：用于参数调整，测试和配置的方法和装置
公开(公告)号：WO2007008961A2
公开(公告)日：2007-01-18
申请号：PCT/US2006/027014
申请日：2006-07-12
申请人： INTEGRATED DEVICE TECHNOLOGY, INC.
发明人： HRONIK, Stanley
IPC分类号： G01R31/28
CPC分类号： G01R31/31718 , G01R31/3172 , G01R31/318536
摘要： A method and apparatus for parameter monitoring, adjustment, testing, and/or configuration of devices have been disclosed.
摘要翻译：已经公开了用于设备的参数监视，调整，测试和/或配置的方法和装置。

47. 发明申请

WO2006100533A1 METHOD FOR RACE PREVENTION AND A DEVICE HAVING RACE PREVENTION CAPABILITIES 审中-公开
标题翻译：预防方法和具有预防能力的装置
公开(公告)号：WO2006100533A1
公开(公告)日：2006-09-28
申请号：PCT/IB2005/000756
申请日：2005-03-23
申请人： FREESCALE SEMICONDUCTOR, INC. , PRIEL, Michael , KUZMIN, Dan , ROZEN, Anton
发明人： PRIEL, Michael , KUZMIN, Dan , ROZEN, Anton
IPC分类号： H03K3/3562 , G01R31/3185
CPC分类号： G01R31/318541 , G01R31/318536 , H03K3/0375
摘要： A method (400) for race prevention and a device (100) that has race prevention capabilities. The method (400) includes: selectively providing (410) data or scan data to a input latching logic, activating (420) the input latching logic for a first scan mode activation period, introducing (430) a substantial time shift between the first scan mode activation period and a second scan mode activation period, and activating (440) a output latching logic, connected to the input latching logic for a second scan mode activation period. The device (100) includes: an interface logic (110), a input latching logic (120), a output latching logic (130) and a control logic (150). The interface logic (110) is adapted to selectively provide data or scan data to the input latching logic (120). The control logic (150) is adapted to introduce a substantial time difference between an end point of a first scan mode activation period of the input latching logic (120) and between a start point of a second scan mode activation period of the output latching logic (130).
摘要翻译：一种用于防止种族的方法（400）和具有防止竞争能力的装置（100）。方法（400）包括：选择性地将（410）数据或扫描数据提供给输入锁存逻辑，激活（420）输入锁存逻辑用于第一扫描模式激活周期，引入（430）在第一扫描模式激活周期和第二扫描模式激活周期，以及激活（440）输出锁存逻辑，连接到所述输入锁存逻辑用于第二扫描模式激活周期。设备（100）包括：接口逻辑（110），输入锁存逻辑（120），输出锁存逻辑（130）和控制逻辑（150）。接口逻辑（110）适于选择性地向输入锁存逻辑（120）提供数据或扫描数据。控制逻辑（150）适于在输入锁存逻辑（120）的第一扫描模式激活周期的终点与输出锁存逻辑（120）的第二扫描模式激活周期的起始点之间引入实质的时间差（130）。

48. 发明申请

WO2006004754A2 LOCKSTEP MECHANISM TO ENSURE SECURITY IN HARDWARE AT POWER-UP 审中-公开
标题翻译： LOCKSTEP机制，以确保在上电时硬件中的安全
公开(公告)号：WO2006004754A2
公开(公告)日：2006-01-12
申请号：PCT/US2005022937
申请日：2005-06-28
申请人： QUALCOMM INC , KITARIEV DIMITRI , SHIPPEE GEOFFREY , VARADARAJAN SRINIVAS
发明人： KITARIEV DIMITRI , SHIPPEE GEOFFREY , VARADARAJAN SRINIVAS
IPC分类号： G06F21/00 , G01R31/317 , G01R31/3185 , H04K1/00 , H04L9/00
CPC分类号： G01R31/318536 , G01R31/31719
摘要： A system and method of ensuring hardware security of a device, such as an integrated circuit having secure data stored thereon. The integrated circuit or other hardware device can implement one or more configurable fuses that limit access to one or more secure locations within the device. The secure locations may contain secure data. The state of the configurable fuses can be ensured, thereby limiting access to secure locations, by forcing the occurrence of a logical state prior to allowing access to hardware locations configured by the fuses. A configurable non-secure access code can be used to force the occurrence of the logical state. Receipt of the non-secure access code by the hardware device forces the occurrence of the hardware state, thereby ensuring access only to those secure locations configured by the fuses.
摘要翻译：一种确保诸如其上存储有安全数据的集成电路的设备的硬件安全性的系统和方法。集成电路或其他硬件设备可以实现一个或多个可配置的保险丝，其限制对设备内的一个或多个安全位置的访问。安全位置可能包含安全数据。可以确保可配置保险丝的状态，从而通过在允许访问由保险丝配置的硬件位置之前强制发生逻辑状态来限制对安全位置的访问。可配置的非安全访问代码可用于强制发生逻辑状态。由硬件设备接收非安全访问代码强制硬件状态的发生，从而确保仅访问由保险丝配置的那些安全位置。

49. 发明申请

WO2005121828A1 TESTVERFAHREN UND TESTVORRICHTUNG ZUM TESTEN EINER INTEGRIERTEN SCHALTUNG 审中-公开
标题翻译：用于测试的集成电路测试方法及试验设备
公开(公告)号：WO2005121828A1
公开(公告)日：2005-12-22
申请号：PCT/EP2005/052365
申请日：2005-05-24
申请人： SIEMENS AKTIENGESELLSCHAFT , BUCHNER, Reinhard , EBNER, Christian , MOSEL, Stefan , RAUSCHER, Peter , VOIGTLÄNDER, Arndt
发明人： BUCHNER, Reinhard , EBNER, Christian , MOSEL, Stefan , RAUSCHER, Peter , VOIGTLÄNDER, Arndt
IPC分类号： G01R31/3185
CPC分类号： G01R31/318536
摘要： Es werden ein Testverfahren und eine Testvorrichtung zum Testen einer integrierten Schaltung bereitgestellt, wobei auf ein hardwaretechnisches Vorsehen der Boundary-Scan-Zellen in der Testvorrichtung verzichtet wird. Dagegen werden die Boundary-Scan-Zellen erfindungsgemäß durch ein Boundary-Scan-Programm nachgebildet. Sämtliche Funktionalitäten der Kette an Boundary-Scan-Zellen und des TAP-Interfaces sind durch den Einsatz des Boundary-Scan-Programms, welches durch eine die integrierte Schaltung steuerbare, programmgesteuerte Steuereinrichtung ausgeführt wird, erfüllt.
摘要翻译：本发明提供一种测试方法和测试集成电路，被分配与硬件技术提供在测试设备的边界扫描单元的测试装置。与此相反，边界扫描单元本发明通过边界扫描程序建模。的边界扫描单元和TAP接口链的所有功能是通过使用满足这是由边界扫描程序的集成电路可控程控控制设备进行。

50. 发明申请

WO2005010932A2 MASK NETWORK DESIGN FOR SCAN-BASED INTEGRATED CIRCUITS 审中-公开
标题翻译：用于基于扫描的集成电路的MASK网络设计
公开(公告)号：WO2005010932A2
公开(公告)日：2005-02-03
申请号：PCT/US2004/017432
申请日：2004-06-30
申请人： SYNTEST TECHNOLOGIES, INC.
发明人： WANG, Laung-Terng (L.-T.) , ABDEL-HAFEZ, Khader, S. , WEN, Xiaoqing , SHEU, Boryau (Jack) , WANG, Shun-Miin (Sam)
IPC分类号： H01L
CPC分类号： G01R31/318547 , G01R31/318536
摘要： A method and apparatus for selectively masking off unknown ('x') captured scan data in first selected scan cells 220 from propagating through the scan chains 221 for test, debug, diagnosis, and yield improvement of a scan-based integrated circuit 207 in a selected scan-test mode 232 or selected self-test mode. The scan-based integrated circuit 207 contains a plurality of scan chains 221, a plurality of pattern generators 208, a plurality of pattern compactors 213, with each scan chain 221 comprising multiple scan cells 220, 222 coupled in series. The method and apparatus further includes an output-mask controller 211 and an output-mask network 212 embedded on the scan data input path of second selected scan cells 222, or a set/reset controller controlling selected set/reset inputs of second selected scan cells. A synthesis method is also proposed for synthesizing the output-mask controller 211 and the set/reset controller.
摘要翻译：一种用于选择性地遮蔽第一选定扫描单元220中的未知（'x“）捕获的扫描数据的方法和装置，其传播通过扫描链221，用于测试，调试，诊断和屈服改善基于扫描的集成电路207 选择扫描测试模式232或选择自检模式。基于扫描的集成电路207包含多个扫描链221，多个图案生成器208，多个图案压缩器213，每个扫描链221包括串联耦合的多个扫描单元220,222。该方法和装置还包括输入掩模控制器211和嵌入在第二选择的扫描单元222的扫描数据输入路径上的输出屏蔽网络212，或者设置/复位控制器控制第二选择的扫描单元的选定的设置/复位输入。还提出了一种用于合成输出掩模控制器211和设置/复位控制器的合成方法。

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