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31. 发明申请

WO01024227A2 IMPROVED PECVD AND CVD PROCESSES FOR WNx DEPOSITION 审中-公开
标题翻译： WNx沉积的等离子活化化学气相化学沉积工艺和化学气相沉积
公开(公告)号：WO01024227A2
公开(公告)日：2001-04-05
申请号：PCT/US2000/025713
申请日：2000-09-19
IPC分类号： C23C16/34 , C23C16/44 , C23C16/56 , H01L21/28 , H01L21/285 , H01L21/3205 , H01L
CPC分类号： C23C16/56 , C23C16/34 , C23C16/4404 , H01L21/28088 , H01L21/28097 , H01L21/28556 , H01L21/32051
摘要： Improvements to chemical vapor deposition processes are taught for depositing tungsten nitride in semiconductor manufacturing processes. In one improved process NF3 is used as a source of nitrogen, and a plasma is introduced under controlled conditions to control particle formation and lower the temperature at which acceptable films may be produced. In an other set of processes substantially pure tungsten is produced by rapid thermal annealing of substantially amorphous tungsten nitride at temperatures lower than achieved in the art, by using hydrogen in the ambient atmosphere. In yet another set of new processes particle formation and step coverage enhancement when using NH3 as a nitrogen source is controlled by limiting the pressure at which source gases mix, by unique wall coating technique, and by controlling chamber wall temperature. In still another set of unique processes a graded film on oxide, starting with tungsten silicide quickly grading to tungsten nitride is produced by introducing silane in the NH3 chemistry under controlled conditions.
摘要翻译：教导化学气相沉积工艺的改进以在半导体制造工艺中沉积氮化钨。在改进的方法中，将NF3用作氮源，并且在受控条件下引入等离子体以控制颗粒形成并降低可产生可接受膜的温度。在另一组工艺中，基本上纯的钨是通过在低于迄今已知方法中保留的温度的温度下使用基本无定形氮化钨的快速热退火，在环境大气条件下使用氢来生产的。在仍然不同的一系列新工艺中，通过使用NH3作为氮源，通过限制气体源混合的压力，控制颗粒的形成并提高阶梯覆盖率单层包层，并控制室壁的温度。最后，在一系列独特的工艺中，生成了一个校准氧化膜，该膜以钨硅化物开始并迅速切换为氮化钨，在受控条件下将硅烷引入NH 3化学溶液中。

32. 发明申请

WO2016187403A1 ENHANCED INTEGRATION OF DMOS AND CMOS SEMICONDUCTOR DEVICES 审中-公开
标题翻译：增强DMOS和CMOS半导体器件的集成
公开(公告)号：WO2016187403A1
公开(公告)日：2016-11-24
申请号：PCT/US2016/033230
申请日：2016-05-19
申请人： COOLSTAR TECHNOLOGY. INC.
发明人： XU, Shuming
IPC分类号： H01L27/06 , H01L21/336 , H01L21/8249
CPC分类号： H01L21/823835 , H01L21/28097 , H01L21/823418 , H01L21/823443 , H01L21/82345 , H01L21/823842 , H01L27/0922 , H01L29/402 , H01L29/4975 , H01L29/66507 , H01L29/66659 , H01L29/7835
摘要： A method of fabricating a power semiconductor device includes: forming at least one lateral diffused metal-oxide-semiconductor (LDMOS) structure having a first fully silicided gate including a first metal silicide material; and forming at least one complementary metal-oxide-semiconductor (CMOS) structure integrated with the LDMOS structure on a same substrate, the CMOS structure having a second fully silicided gate including a second metal silicide material. The first metal silicide material preferably includes tungsten silicide and the second metal silicide material includes a material other than tungsten silicide.
摘要翻译：一种制造功率半导体器件的方法包括：形成具有包括第一金属硅化物材料的第一完全硅化栅的至少一个横向扩散金属氧化物半导体（LDMOS）结构; 以及在同一衬底上形成与所述LDMOS结构集成的至少一个互补金属氧化物半导体（CMOS）结构，所述CMOS结构具有包括第二金属硅化物材料的第二完全硅化栅极。第一金属硅化物材料优选包括硅化钨，第二金属硅化物材料包括除了硅化钨之外的材料。

33. 发明申请

WO2009101763A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2009101763A1
公开(公告)日：2009-08-20
申请号：PCT/JP2009/000231
申请日：2009-01-22
申请人：パナソニック株式会社 , 吉田洋一 , 鼓谷昭彦 , 鐘ヶ江健司
发明人：吉田洋一 , 鼓谷昭彦 , 鐘ヶ江健司
IPC分类号： H01L21/8238 , H01L21/28 , H01L21/336 , H01L27/092 , H01L29/423 , H01L29/49 , H01L29/78
CPC分类号： H01L21/823842 , H01L21/28097 , H01L21/823835 , H01L29/4975 , H01L29/665 , H01L29/6653 , H01L29/66545 , H01L29/66553 , H01L29/6656
摘要：　半導体装置はゲート電極（１０８）を備えている。ゲート電極（１０８）は、ポーラスシリコン又は有機シリコンをシリサイド化させたシリサイド層を含む。
摘要翻译：公开了配备有栅电极（108）的半导体器件。栅电极（108）包括通过硅化多孔硅或有机硅形成的硅化物层。

34. 发明申请

WO2008035490A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2008035490A1
公开(公告)日：2008-03-27
申请号：PCT/JP2007/061267
申请日：2007-06-04
申请人：日本電気株式会社 , 間部謙三
发明人：間部謙三
IPC分类号： H01L21/8238 , H01L21/28 , H01L27/092 , H01L29/423 , H01L29/49 , H01L29/78
CPC分类号： H01L21/823835 , H01L21/28097 , H01L29/66545
摘要：　シリコン基板と、シリコン基板上の第１ゲート絶縁膜、第１ゲート絶縁膜上の第１ゲート電極、及び第１ソース・ドレイン領域を有するＮチャネル電界効果トランジスタと、シリコン基板上の第２ゲート絶縁膜、第２ゲート絶縁膜上の第２ゲート電極、及び第２ソース・ドレイン領域を有するＰチャネル電界効果トランジスタとを備えた半導体装置であって、第１及び第２ゲート電極は、それぞれ、第１及び第２ゲート絶縁膜と接し且つ不純物元素を含有する結晶化ニッケルシリサイド領域と、当該ゲート電極上面を含む上部にその下方部より高濃度のＮｉ拡散抑制元素を含むバリア層領域を有する半導体装置。
摘要翻译：半导体器件设置有硅衬底; 在硅衬底上具有第一栅极绝缘膜的N沟道场效应晶体管，第一栅极绝缘膜上的第一栅极电极和第一源极/漏极区域; 以及在硅衬底上具有第二栅极绝缘膜的P沟道场效应晶体管，在第二栅极绝缘膜上的第二栅极电极和第二源极/漏极区域。第一和第二栅电极中的每一个设置有与第一和第二栅极绝缘膜接触并且含有杂质元素的结晶化硅化镍区域和包含Ni扩散抑制的阻挡层区域元件，在包括栅极电极上表面的上部处，浓度高于下部。

35. 发明申请

WO2008015211A1 EFFECTING SELECTIVITY OF SILICON OR SILICON-GERMANIUM DEPOSITION ON A SILICON OR SILICON-GERMANIUM SUBSTRATE BY DOPING 审中-公开
标题翻译：通过掺杂对硅或硅锗基材上的硅或硅 - 锗沉积的选择性
公开(公告)号：WO2008015211A1
公开(公告)日：2008-02-07
申请号：PCT/EP2007/057898
申请日：2007-07-31
申请人： KONINKLIJKE PHILIPS ELECTRONICS N.V. , ST MICROELECTRONICS (CROLLES 2) SAS , MONDOT, Alexandre , MULLER, Markus Gerhard Andreas , KORMANN, Thomas
发明人： MONDOT, Alexandre , MULLER, Markus Gerhard Andreas , KORMANN, Thomas
IPC分类号： H01L21/20
CPC分类号： H01L21/823814 , H01L21/02381 , H01L21/02532 , H01L21/02639 , H01L21/28052 , H01L21/28097 , H01L21/823828 , H01L27/0922 , H01L29/4933 , H01L29/4975
摘要： The invention relates to a method for selective deposition of Si or SiGe on a Si or SiGe surface. The method exploits differences in physico-chemical surface behaviour according to a difference in doping of first and second surface regions. By providing at least one first surface region with a Boron doping of a suitable concentration range and exposing the substrate surface to a cleaning and passivating ambient atmosphere in a prebake step at a temperature lower or equal than 800 °C, a subsequent deposition step of Si or SiGe will not lead to a layer deposition in the first surface region. This effect is used for selective deposition of Si or SiGe in the second surface region, which is not doped with Boron in the suitable concentration range, or doped with another dopant, or not doped. The method thus saves a usual photolithography sequence required for selective deposition of Si or SiGe in the second surface region according to the prior art.
摘要翻译：本发明涉及用于在Si或SiGe表面上选择性沉积Si或SiGe的方法。该方法根据第一和第二表面区域的掺杂差异，利用物理化学表面行为的差异。通过提供具有适当浓度范围的硼掺杂的至少一个第一表面区域并且在低于或等于800℃的温度下在预烘烤步骤中将衬底表面暴露于清洁和钝化环境气氛中，随后的沉积步骤或SiGe不会导致第一表面区域中的层沉积。该效应用于在不掺杂硼的合适浓度范围内或掺杂有另一种掺杂剂的第二表面区域中选择性沉积Si或SiGe，或不掺杂。因此，该方法节省了根据现有技术在第二表面区域中选择性沉积Si或SiGe所需的常规光刻序列。

36. 发明申请

WO2007148600A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007148600A1
公开(公告)日：2007-12-27
申请号：PCT/JP2007/062015
申请日：2007-06-14
申请人：日本電気株式会社 , 高橋健介
发明人：高橋健介
IPC分类号： H01L21/8238 , H01L21/28 , H01L21/3205 , H01L23/52 , H01L27/092 , H01L29/423 , H01L29/49
CPC分类号： H01L21/823835 , H01L21/28097 , H01L21/823871 , H01L29/4975 , H01L29/513 , H01L2924/0002 , H01L2924/00
摘要：　半導体装置は、Ｎ型領域上から素子分離領域上を経由してＰ型領域上まで延在するように設けられたゲート電極ラインと、Ｎ形及びＰ型領域内に形成されたソース／ドレイン拡散層とを有する。ゲート電極ラインは、Ｐ型ＭＯＳＦＥＴのゲート電極を構成し、金属Ｍ１のシリサイドを含む第１シリサイド領域と、Ｎ型ＭＯＳＦＥＴを構成し、金属Ｍ２のシリサイドを含む第２シリサイド領域と、素子分離領域上に設けられ双方のゲート電極よりも高い濃度の不純物を含む不純物注入シリコン領域とを含む。
摘要翻译：半导体器件设置有栅极电极线，其布置成在元件隔离区域上从N型区域延伸到P型区域; 以及形成在N型和P型区域中的源极/漏极扩散层。栅电极线包括构成P型MOSFET栅电极并且包括金属（M1）的硅化物的第一硅化物区域; 构成N型MOSFET并且包括金属（M2）的硅化物的第二硅化物区域; 以及杂质注入硅区域，其设置在元件隔离区域上，并且包含浓度高于两个栅电极的杂质浓度的杂质。

37. 发明申请

WO2007139041A1 金属化合物層の形成方法、半導体装置の製造方法及び金属化合物層の形成装置审中-公开
标题翻译：形成金属化合物层的方法，制造半导体器件的方法和形成金属化合物层的装置
公开(公告)号：WO2007139041A1
公开(公告)日：2007-12-06
申请号：PCT/JP2007/060745
申请日：2007-05-21
申请人：日本電気株式会社 , 中川隆史 , 辰巳徹 , 忍田真希子 , 五十嵐信行 , 高橋健介 , 間部謙三
发明人：中川隆史 , 辰巳徹 , 忍田真希子 , 五十嵐信行 , 高橋健介 , 間部謙三
IPC分类号： H01L21/285 , C23C16/06 , C23C16/42 , H01L21/28 , H01L21/336 , H01L29/78
CPC分类号： H01L21/28518 , H01L21/28052 , H01L21/28097 , H01L29/665
摘要：　金属化合物層の形成方法は、容器内に、表面にシリコン、ゲルマニウム又はシリコンゲルマニウムからなる半導体材料が露出した基板を準備する工程と、前記容器内に前記半導体材料と金属化合物を形成し得る金属を含有する原料ガスを供給し、前記基板を前記原料ガスが熱分解し得る温度に加熱して、前記基板上に前記金属の層が堆積しない条件下で前記金属と前記半導体材料とを反応させて金属化合物層を形成する金属化合物層形成工程と、を有する。半導体装置の製造方法は、この金属化合物層の形成方法を用いている。
摘要翻译：公开了一种用于形成金属化合物层的方法，其包括在室中制备其中由硅，锗或硅锗组成的半导体材料在表面中暴露的基板的步骤; 以及金属化合物层形成步骤，其中将含有能够与半导体材料形成金属化合物的金属的原料气体供应到室中，将基板加热到原料气体被热分解的温度，从而使金属与半导体材料反应，并在金属不沉积在基底上的条件下形成金属化合物层。还公开了一种利用该方法形成金属化合物层的半导体器件的制造方法。

38. 发明申请

WO2007092749A2 SEMICONDUCTIVE DEVICE FABRICATED USING A TWO STEP APPROACH TO SILICIDE A GATE AND SOURCE/DRAINS 审中-公开
标题翻译：半导体器件的制造使用两步法进行硅化物栅极和源极/漏极
公开(公告)号：WO2007092749A2
公开(公告)日：2007-08-16
申请号：PCT/US2007/061512
申请日：2007-02-02
申请人： TEXAS INSTRUMENTS INCORPORATED , RAMIN, Manfred, B. , PAS, Mike, F.
发明人： RAMIN, Manfred, B. , PAS, Mike, F.
CPC分类号： H01L21/28097 , H01L21/823814 , H01L21/823835 , H01L29/66507 , H01L29/6659
摘要： In one aspect, the invention provides a method of fabricating a semiconductive device (200), comprising suiciding a gate (340) with a first silicidation layer (710), removing a protective layer (510) to expose source/drains (415), and suiciding the gate and the source/drains with a second silicidation layer.
摘要翻译：在一个方面中，本发明提供了一种制造半导体器件（200）的方法，包括硅化栅极（340）和第一硅化层（710），将保护层（510）移除到暴露源极/漏极（415），并且用第二硅化层使栅极和源极/漏极硅化。

39. 发明申请

WO2007060938A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007060938A1
公开(公告)日：2007-05-31
申请号：PCT/JP2006/323190
申请日：2006-11-21
申请人：日本電気株式会社 , 長谷卓
发明人：長谷卓
IPC分类号： H01L21/8238 , H01L21/28 , H01L27/092 , H01L29/423 , H01L29/49 , H01L29/78
CPC分类号： H01L21/823842 , H01L21/28097 , H01L21/823871 , H01L29/4975 , H01L29/66545
摘要：　均一な組成からなるゲート電極とすることによって仕事関数のずれを防止し、Ｖｔｈを効果的に制御して動作特性に優れた半導体装置を得る。　共通したライン状電極を備えたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを有する半導体装置であって、前記ライン状電極は電極部分（Ａ）、電極部分（Ｂ）、素子分離領域上の一部に前記電極部分（Ａ）と（Ｂ）が接しないように設けられた拡散障壁領域とからなり、拡散障壁領域が、下記（１）及び（２）の少なくとも一方の条件を満たすように構成されていることを特徴とする半導体装置。（１）前記電極部分（Ａ）の構成元素Ａ’の前記拡散障壁領域中における拡散係数Ｄ１が、電極部分（Ａ）材料間の前記構成元素Ａ’の相互拡散係数Ｄ２よりも低くなる、（２）前記電極部分（Ｂ）の構成元素Ｂ’の前記拡散障壁領域中における拡散係数Ｄ３が、電極部分（Ｂ）材料間の前記構成元素Ｂ’の相互拡散係数Ｄ４よりも低くなる。
摘要翻译：一种半导体器件，其通过使栅电极由均匀的组成构成，从而防止工作功能的偏差，并且通过有效地控制V 3而具有优异的工作特性。半导体器件包括NMOS晶体管和设置有公共线性电极的PMOS晶体管，其特征在于，线状电极由电极部分（A），电极部分（B）和扩散阻挡区域元件隔离区域使得电极部分（A）和（B）保持不接触，并且扩散阻挡区域构成为满足以下条件（1）和（2）中的至少一个。（1）上述电极部（A）的构成元素A'的上述扩散阻挡区域的扩散系数D Sub1低于相互扩散系数D <2 < 的电极部分（A）材料之间的构成元素A'。（2）上述电极部（B）的构成元件B'的上述扩散阻挡区域的扩散系数D 3 3低于相互扩散系数D < 的电极部（B）材料之间的构成元件B'。

40. 发明申请

WO2007058042A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007058042A1
公开(公告)日：2007-05-24
申请号：PCT/JP2006/320702
申请日：2006-10-18
申请人：日本電気株式会社 , 西藤哲史 , 渡辺啓仁
发明人：西藤哲史 , 渡辺啓仁
IPC分类号： H01L21/8238 , H01L21/28 , H01L21/3205 , H01L23/52 , H01L27/092 , H01L29/423 , H01L29/49
CPC分类号： H01L21/823842 , H01L21/28097 , H01L21/823835 , H01L21/823871 , H01L29/66545 , H01L29/6656 , H01L2924/0002 , H01L2924/00
摘要：　半導体基板上に設けられ素子分離領域によって互いに分離された第１活性領域および第２活性領域と、第１活性領域上から第２活性領域上へ前記素子分離領域上を経由して設けられたライン状電極と、第１活性領域上のゲート絶縁膜、前記ライン状電極で構成されるゲート電極、及びソース・ドレイン領域を有する第１電界効果トランジスタと、第２活性領域上のゲート絶縁膜、前記ライン状電極で構成されるゲート電極、及びソース・ドレイン領域を有する第２電界効果トランジスタとを有し、前記ライン状電極は、第１活性領域上の部分と第２活性領域上の部分が互いに異なる材料で形成され、且つ素子分離領域上に、前記ライン状電極のゲート長方向の幅全体にわたって、該ライン状電極の基板に垂直方向の厚みが第１及び第２活性領域上の該ライン状電極の厚みより薄い拡散抑制領域を有する半導体装置。
摘要翻译：半导体器件设置有第一有源区和第二有源区，它们布置在半导体衬底上并通过元件隔离区彼此分离; 布置在所述第一有源区上方的线性电极到所述元件隔离区域上的所述第二有源区域; 在所述第一有源区上具有栅极绝缘膜的第一场效应晶体管，由所述线状电极和源极/漏极区域构成的栅电极; 以及在第二有源区上具有栅极绝缘膜的第二场效应晶体管，由线状电极构成的栅极电极和源极/漏极区域。在直线电极中，第一有源区上的一部分和第二有源区上的一部分由不同的材料形成。在元件隔离区域，在栅极长度方向的整个线宽电极上设置有比垂直方向上的第一和第二有源区域上的线状电极薄的扩散抑制区域。

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