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31. 发明申请

WO2004042622A1 半導体集積回路の開発方法及び半導体集積回路の開発支援プログラム审中-公开
标题翻译：半导体集成电路开发方法和半导体集成电路开发支持计划
公开(公告)号：WO2004042622A1
公开(公告)日：2004-05-21
申请号：PCT/JP2003/014191
申请日：2003-11-07
申请人：株式会社ルネサステクノロジ , 日立エンジニアリング株式会社 , 株式会社ルネサス東日本セミコンダクタ , 杉原仁 , 薄井俊幸 , 杉本浩明
发明人：杉原仁 , 薄井俊幸 , 杉本浩明
IPC分类号： G06F17/50
CPC分类号： G06F17/5068
摘要：　アナログ回路の回路設計支援処理と、前記アナログ回路のレイアウト設計支援処理とを含む。回路設計支援処理は、前記アナログ回路を構成する複数種類の回路素子に対し、回路素子毎にレイアウト属性を一括指定するための属性一括指定処理を含む。レイアウト設計支援処理は、属性一括指定処理で指定されたレイアウト属性を入力し、回路素子のレイアウトに際して当該回路素子に関するレイアウト属性を反映させる。レイアウト属性の一括指定処理により、同種の回路素子に対して別々に同じレイアウト制約を付与する手間を省くことができる。レイアウト制約を回路設計段階で行なうから、必要な回路特性との関係を考慮しながらレイアウト制約を決めることができる。
摘要翻译：半导体集成电路开发方法包括模拟电路设计支持处理和模拟电路的布局设计支持处理。电路设计支持处理包括用于以批量模式指定构成模拟电路的多种类型的每个电路元件的布局属性的属性批次规定处理。布局设计支持处理输入由属性批处理指定处理指定的布局属性，并反映执行电路元件布局时关于电路元件的布局属性。通过布局属性的批量规格，可以分别为相同类型的电路元件分配相同布局限制所需的能量。由于在电路设计阶段执行布局限制，因此可以考虑与必要电路特性的关系来决定布局限制。

32. 发明申请

WO2004038917A1 半導体集積回路审中-公开
标题翻译：半导体集成电路
公开(公告)号：WO2004038917A1
公开(公告)日：2004-05-06
申请号：PCT/JP2002/011072
申请日：2002-10-25
申请人：株式会社ルネサステクノロジ , 島崎靖久
发明人：島崎靖久
IPC分类号： H03K3/037
CPC分类号： H03K3/0372
摘要： A semiconductor integrated circuit arranged at the front and back state of a combination logical circuit and having a latch circuit capable of latching input data according to a clock signal from a clock pulse generator. It is possible to eliminate the affect of indeterminateness of the clock edge by setting the signal transfer delay time Tcq in the latch circuit based on the rise of the clock pulse, the setup time Tsetup in the latch circuit, the signal transfer delay time Tdq from the input terminal to the output terminal of the latch circuit, indeterminateness at the rise edge of the clock pulse ± Tskew1, indeterminateness at the trailing edge of the clock pulse ± Tskew2, and the pulse width Tw of the clock pulse so as to satisfy the relationship of Tw >= Tcq + Tsetup + Tskew1 + Tskew2 - Tdq.
摘要翻译：一种布置在组合逻辑电路的前后状态的半导体集成电路，具有能够根据来自时钟脉冲发生器的时钟信号来锁存输入数据的锁存电路。基于时钟脉冲的上升，锁存电路中的建立时间Tsetup，信号传送延迟时间Tdq从锁存电路中设置信号传送延迟时间Tcq，可以消除时钟沿的不确定性的影响到锁存电路的输出端子的输入端子，时钟脉冲±Tskew1的上升沿不确定，时钟脉冲±Tskew2的后沿不确定，时钟脉冲的脉冲宽度Tw满足 Tw> = Tcq + Tsetup + Tskew1 + Tskew2-Tdq的关系。

33. 发明申请

WO2003085677A1 不揮発性記憶装置审中-公开
标题翻译：非易失存储器件
公开(公告)号：WO2003085677A1
公开(公告)日：2003-10-16
申请号：PCT/JP2002/003417
申请日：2002-04-05
申请人：株式会社ルネサステクノロジ , 株式会社日立超エル・エス・アイ・システムズ , 高瀬賢順 , 吉田敬一 , 堀井崇史 , 野副敦史 , 田村隆之
发明人：高瀬賢順 , 吉田敬一 , 堀井崇史 , 野副敦史 , 田村隆之
IPC分类号： G11C16/06
CPC分类号： G06F12/0246 , G06F12/0893 , G06F2212/2022 , G06F2212/7203 , G11C16/06 , G11C16/10 , G11C16/26 , G11C2216/22
摘要：不揮発性記憶装置（１）は、不揮発性メモリ部（ＭＡＲＹ０～ＭＡＲＹ３）、バッファ部（ＢＭＲＹ０～ＢＭＲＹ３）、及び制御部（ＣＮＴ）を有し、前記制御部は、外部と前記バッファ部との間の第1アクセス処理と、前記不揮発性メモリ部と前記バッファ部との間の第２アクセス処理とを、それぞれ別々に外部から指示を受けて制御可能である。前記制御部は、前記不揮発性メモリ部及びバッファ部をそれぞれ外部からの指示に従って独立にアクセス制御可能であるから、不揮発性メモリ部の消去動作に並行してバッファ部に次の書き込みデータをセットアップしたり、バッファ部に一旦読み出された記憶情報を外部からの指示に従ってキャッシュメモリ動作の如く高速に出力させたりすることが可能になる。これによって、不揮発性記憶装置に対するデータ読み出しや書き込みのためのデータ転送のオーバーヘッドが低減する。
摘要翻译：非易失性存储装置具有非易失性存储单元（MARY0至MARY3），缓冲单元（BMRY0至BMRY3）和控制单元（CNT）。控制单元（CNT）分别控制外部和缓冲单元之间的第一访问处理以及根据来自外部的指令的非易失性构件单元和缓冲单元之间的第二访问处理。由于控制单元因此分别根据外部指令控制对存储器单元和缓冲单元的访问，所以与非易失性存储器单元的擦除操作并行地，可以在缓冲器单元中设置下一个写入数据，并且根据外部指令，高速缓存单元临时高速读出输出存储信息，如高速缓存存储器操作。因此，减少了用于从非易失性存储设备中读取/写入数据的数据传输的开销。

34. 发明申请

WO2003071553A1 半導体集積回路审中-公开
标题翻译：半导体集成电路
公开(公告)号：WO2003071553A1
公开(公告)日：2003-08-28
申请号：PCT/JP2002/001466
申请日：2002-02-20
申请人：株式会社日立製作所 , 株式会社日立超エル・エス・アイ・システムズ , 宮崎晋也 , 加藤圭 , 山内宏道
发明人：宮崎晋也 , 加藤圭 , 山内宏道
IPC分类号： G11C17/14
CPC分类号： G11C16/28 , G11C17/12 , H01L27/105 , H01L27/1052 , H01L27/115
摘要： A semiconductor integrated circuit having a nonvolatile memory and a logic circuit for carrying out a logical operation by using information stored in the nonvolatile memory on one semiconductor substrate. The nonvolatile memory has bit lines bl, blb, a word line wl_n, and a memory cell 20. The memory cell has MOS transistors M1, M2 the gate electrodes of which is connected to the word line. Information is stored depending on the state in which one of the source and drain electrodes of one of the MOS transistor is connected to a source line cs or is in a floating state. The potential difference between the source and drain electrodes of the MOS transistor constituting a memory cell is kept zero for a period other than a predetermined period while the memory cell is accessed. As a result no sub-threshold leak current flows through the memory cell during the standby period. For the predetermined period while the memory cell is accessed, a potential difference between the source and drain electrodes is stet up, and therefore the potential at the bit line can be varied by selection of a word line.
摘要翻译：一种具有非易失性存储器和逻辑电路的半导体集成电路，用于通过使用在一个半导体衬底上的非易失性存储器中存储的信息来执行逻辑运算。非易失性存储器具有位线bl，blb，字线wl_n和存储单元20.存储单元具有连接到字线的栅电极的MOS晶体管M1，M2。根据MOS晶体管中的一个的源极和漏极之一连接到源极线cs或处于浮置状态的状态来存储信息。构成存储单元的MOS晶体管的源电极和漏电极之间的电位差在存储单元被访问的同时在预定周期之外的时段内保持为零。因此，在待机期间，没有亚阈值泄漏电流流经存储器单元。在访问存储单元的预定时段期间，源电极和漏电极之间的电位差被上升，因此可以通过选择字线来改变位线处的电位。

35. 发明申请

WO2003021603A1 半導体集積回路、半導体不揮発性メモリ、メモリカード及びマイクロコンピュータ审中-公开
标题翻译：半导体集成电路，半导体非易失性存储器，存储卡和微型计算机
公开(公告)号：WO2003021603A1
公开(公告)日：2003-03-13
申请号：PCT/JP2002/006709
申请日：2002-07-03
申请人：株式会社日立製作所 , 株式会社日立超エル・エス・アイ・システムズ , 藤戸正道 , 中村悠子 , 鈴川一文 , 田中利広 , 品川裕
发明人：藤戸正道 , 中村悠子 , 鈴川一文 , 田中利広 , 品川裕
IPC分类号： G11C16/06
CPC分类号： G11C7/1057 , G11C7/1051 , G11C7/1096 , G11C7/12 , G11C8/08 , G11C16/08 , H01L2924/0002 , H01L2924/00
摘要： A semiconductor integrated circuit comprising a high voltage output driver (1) using high voltage as operation power, and a switching circuit (2) for switching the output state of the high voltage output driver. The high voltage output driver has a series circuit of a first MOS transistor (M1) and a second MOS transistor (M2) having a series contact point as an output terminal in a high voltage current path. When the switching circuit switches complementary switch states of the first MOS transistor and the second MOS transistor, one transistor in ON state is turned to OFF state first, and then, the other transistor is turned to ON state. When this MOS transistor is turned to ON state, no breakdown occurs in the high voltage output driver because the through current path is already disconnected even if Vds exceeds the breakdown minimum voltage.
摘要翻译：一种半导体集成电路，包括使用高电压作为工作电源的高电压输出驱动器（1）和用于切换高电压输出驱动器的输出状态的开关电路（2）。高电压输出驱动器具有在高电压电流路径中具有串联接点作为输出端的第一MOS晶体管（M1）和第二MOS晶体管（M2）的串联电路。当开关电路切换第一MOS晶体管和第二MOS晶体管的互补开关状态时，首先将处于导通状态的一个晶体管变为截止状态，然后另一个晶体管变为导通状态。当该MOS晶体管变为导通状态时，即使Vds超过击穿最小电压，通电路径也已经断开，因此在高电压输出驱动器中不发生击穿。

36. 发明申请

WO2003001387A1 半導体集積回路及びコンピュータ読取り可能な記録媒体审中-公开
标题翻译：半导体集成电路和计算机可读记录介质
公开(公告)号：WO2003001387A1
公开(公告)日：2003-01-03
申请号：PCT/JP2002/006194
申请日：2002-06-21
申请人：株式会社日立製作所 , 大和哲也 , 稲田宏光 , 松田圭介 , 高田一幸 , 宇都明博
发明人：大和哲也 , 稲田宏光 , 松田圭介 , 高田一幸 , 宇都明博
IPC分类号： G06F13/36
CPC分类号： G06F3/0613 , G06F3/0661 , G06F3/0677
摘要： A plurality of different function areas are flexibly mapped by a protocol conversion unit (24) on a protocol conversion area (25) of memory (5) in a storage area of different function information constituting a serial packet, according to the preset value of a mapping register (33), and necessary information is distributed to the function areas, so as to perform parallel conversion of a serial packet, i.e., so that an interface protocol of the serial packet is converted into an interface protocol of the parallel packet. Since the memory (5) controlled by the so−called UMA method can flexibly store information of different data structures, it is possible to realize a high−speed data structure conversion without being limited by the memory access boundary and without applying a heavy load to the CPU.
摘要翻译：多个不同的功能区域通过协议转换单元（24）在存储器（5）的协议转换区域（25）上灵活地映射到构成串行分组的不同功能信息的存储区域中，映射寄存器（33），并将必要的信息分发到功能区域，以便执行串行分组的并行转换，即使串行分组的接口协议转换成并行分组的接口协议。由于所谓的UMA方法所控制的存储器（5）可以灵活地存储不同数据结构的信息，所以可以实现高速数据结构转换而不受存储器访问边界的限制，并且不施加重负载 CPU。

37. 发明申请

WO2015019411A1 半導体集積回路装置审中-公开
标题翻译：半导体集成电路设备
公开(公告)号：WO2015019411A1
公开(公告)日：2015-02-12
申请号：PCT/JP2013/071213
申请日：2013-08-06
申请人：ルネサスエレクトロニクス株式会社
发明人：新居　浩二
IPC分类号： G11C11/413 , G11C11/41 , H01L21/8244 , H01L27/10 , H01L27/11
CPC分类号： H01L27/1104 , G11C8/16 , G11C11/412 , G11C11/417 , H01L23/528 , H01L27/0207 , H01L27/1116 , H01L29/1095 , H01L29/41758 , H01L29/7851 , H01L2924/0002 , H01L2924/00
摘要：　画像情報等を処理するチップにおいては、デジタル信号処理回路等のロジック回路とともに、マルチポートのＳＲＡＭを混載することが行われている。その際、たとえば、３ポートであれば、１ポートを差動書き込み＆読み出しポートとして、２ポートをシングルエンド読み出し専用ポートとするものがある。しかし、この構成では、埋め込みＳＲＡＭの占有面積は小さくなるものの、書き込み＆読み出しポートが一つに限られるほか、シングルエンド読み出しでは、差動読み出しほどの高速読み出し特性は期待できないとの問題があることが明らかとなった。本願の概要は、埋め込みＳＲＡＭのメモリセル構造に於いて、３個の差動書き込み＆読み出しポートを有し、セル中央に、たとえば、Ｎウエル領域を配し、その両側に、Ｐウエル領域を配するものである。
摘要翻译：在用于处理图像信息等的芯片中，多端口SRAM也与数字信号处理电路等的逻辑电路一起安装。关于这一点，例如，有3个端口，1个端口用作差分写入和读取端口，2个端口用作单端专用读取端口。然而，已经清楚的是，虽然嵌入式SRAM在该配置中占据较少的面积，但是存在仅一个写入和读取端口的问题，并且不能期望单向读取的高速读取特性，例如差分读取，结束阅读本申请概述了具有3个差分写入和读取端口的嵌入式SRAM存储单元结构的配置，其中单元的中心具有例如设置在其中的N阱区域，并且P阱区域设置在两侧它们。

38. 发明申请

WO2014068694A1 半導体装置及びキャッシュメモリへのデータ先読み方法审中-公开
标题翻译：半导体器件和用于预读存储器的方法
公开(公告)号：WO2014068694A1
公开(公告)日：2014-05-08
申请号：PCT/JP2012/078139
申请日：2012-10-31
申请人：ルネサスエレクトロニクス株式会社
发明人：進藤　誠
IPC分类号： G06F12/08
CPC分类号： G06F12/0862 , G06F12/0864 , G06F2212/1021 , G06F2212/281 , G06F2212/602 , G06F2212/6028 , G06F2212/6032
摘要：　複数のウェイがそれぞれタグを１個のみ備えるマイコンであって、第１アクセスと第２アクセスが互いに連続して実行され、連続するアドレスへのアクセスであり、第２アクセスが第１ウェイを介するアクセスであるとき、キャッシュ制御部は次の動作を行う。第２アクセスが第１アクセスに対してアドレスが増加する方向でのアクセスのときには、第１ウェイに対応するタグ値よりも１小さいタグ値を持つウェイに対してデータの先読みを行ない、アドレスが減少する方向でのアクセスのときには、第１ウェイに対応するタグ値よりも１大きいウェイに対してデータの先読みを行う。これにより、複数ウェイで構成されるキャッシュメモリにおいて、そのまま複数ウェイとして機能するか、２ウェイが互いのウェイの先読みデータの格納先として、１つのウェイとして機能するかを、アクセス履歴に応じて自律的に切り替えることができる。
摘要翻译：在其中每个多个路径仅配备一个标签的微计算机中，当连续执行第一访问和第二访问并且访问连续地址时，第二访问是经由第一路径的访问，高速缓存控制单元执行以下操作。当第二访问是相对于第一访问地址增加的方向的访问时，相对于具有比对应于第一路径的标签值小一个标签值的路径执行数据预取，并且当第二访问是地址减少的方向的访问时，相对于具有比对应于第一路径的标签值大的标签值的路径执行数据预取。因此，在由多个路径构成的高速缓冲存储器中，有可能在作为多条路径起作用的功能之间进行自主切换，并且作为一个路径起作用，其中两个路径各自用作其它路径的预取数据的存储目的地，根据访问历史。

39. 发明申请

WO2014064836A1 モータ制御装置及びモータ駆動装置审中-公开
标题翻译：电机控制装置和电动机驱动装置
公开(公告)号：WO2014064836A1
公开(公告)日：2014-05-01
申请号：PCT/JP2012/077732
申请日：2012-10-26
申请人：ルネサスエレクトロニクス株式会社
发明人：渡辺　久晃
IPC分类号： H02P29/00 , H02P21/00 , H02P27/04
CPC分类号： H02P6/08 , B60L3/106 , B60L11/1803 , B60L15/007 , B60L15/025 , B60L15/20 , B60L2220/12 , B60L2240/12 , B60L2240/421 , B60L2240/423 , B60L2240/461 , B60L2240/465 , H02P21/0003 , H02P27/085 , Y02T10/643 , Y02T10/7005 , Y02T10/72 , Y02T10/7275
摘要：　ＰＷＭ回路のキャリア周期に対して交流モータの負荷状態に応ずる情報のサンプリング周期を可変に制御し、前記キャリア周期の１周期でサンプリングされた情報を集約するための所定演算をＣＰＵとは別の演算回路で行うようにする。これにより、前記交流モータの回転がキャリア周期に対して速くなり過ぎる事態に対して、ＣＰＵの演算制御負荷の増大を抑えながら、速く反応してモータ負荷の急激な変動を抑えるモータ回転制御が可能になる。
摘要翻译：不同于CPU的计算电路被配置为执行规定的计算，以合并在载波频率的一个周期期间采样的信息，根据交流电动机的负载条件可变地控制用于信息的采样周期相对于载波周期一个PWM电路。由此，可以通过及时响应交流电动机的旋转相对于载波周期而过度增加的情况，同时抑制计算控制负载的增加，进行能够抑制电动机负载剧烈变动的电动机旋转控制在CPU上。

40. 发明申请

WO2012098776A1 画像符号化装置及び画像復号装置审中-公开
标题翻译：图像编码装置和图像解码装置
公开(公告)号：WO2012098776A1
公开(公告)日：2012-07-26
申请号：PCT/JP2011/078135
申请日：2011-12-06
申请人：ルネサスエレクトロニクス株式会社 , 橋本亮司 , 望月誠二 , 岩田憲一
发明人：橋本　亮司 , 望月　誠二 , 岩田　憲一
IPC分类号： H04N7/32
CPC分类号： H04N19/159 , H04N19/105 , H04N19/11 , H04N19/119 , H04N19/176 , H04N19/50 , H04N19/593 , H04N19/70
摘要：　符号化方法の伝達という点で、ベクトル情報を用いたフレーム内予測符号化により符号化された情報の復号を保証する。　画像の予測符号化の対象にされる分割された画像の情報と予測情報との誤差を求めて予測符号化を行い、その予測符号化の処理系列にしたがって、前記分割された画像の情報に対する処理毎に予測方法を特定する情報とその方法によって予測符号化された情報とを配列したデータストリームを生成する。このとき、前記データストリームは、前記予測方法がベクトルを用いるフレーム内予測符号化である場合には、予測符号化された情報として、前記分割された画像の情報に対する処理毎に、ベクトル情報と前記誤差の情報とのペアを有する。
摘要翻译：本发明的目的是为了保证编码方法的传输，使用矢量信息对通过帧内预测编码编码的信息进行解码。图像编码装置根据预测编码的处理序列，导出作为预测编码对象的分割图像的信息和进行预测编码，并生成数据流之间的误差，其中标识针对分割图像的信息，针对每个处理排列由该方法预测编码的预测方法和信息。在这种情况下，如果预测方法是使用向量的帧内预测编码，则数据流包括向量信息对和作为用于分割图像的信息的每个处理的预测编码信息的错误信息。

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