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21. 发明申请

WO2017083087A1 MULTI-BIT NON-VOLATILE RANDOM-ACCESS MEMORY CELLS 审中-公开
标题翻译：多位非易失性随机存取存储器单元
公开(公告)号：WO2017083087A1
公开(公告)日：2017-05-18
申请号：PCT/US2016/058469
申请日：2016-10-24
申请人： CYPRESS SEMICONDUCTOR CORPORATION
发明人： TANDINGAN, Joseph , ALLEN, Judith , STILL, David , ASHOKKUMAR, Jayant
IPC分类号： G11C14/00 , G11C11/419
CPC分类号： G11C14/0063 , G11C11/419 , G11C11/5671 , G11C14/0054
摘要： Multi-bit non-volatile random access memory cells are disclosed. A multi-bit non-volatile random access memory cell may include a volatile storage element and a non-volatile storage circuit. The non-volatile storage circuit may include at least one first pass transistor connected to a data true (DT) node of the volatile storage element and at least one second pass transistor connected to a data complement (DC) node of the volatile storage element. The non-volatile storage circuit may also include multiple non-volatile storage elements. Each non-volatile storage element may be configured to be selectively connectable to the DT node of the volatile storage element via the at least one first pass transistor and selectively connectable to the DC node of the volatile storage element via the at least one second pass transistor, allowing the multi-bit non-volatile random access memory cell to store/recall more than one databit per cell.
摘要翻译：公开了多位非易失性随机存取存储器单元。多位非易失性随机存取存储器单元可以包括易失性存储元件和非易失性存储电路。非易失性存储电路可以包括连接到易失性存储元件的数据真实（DT）节点的至少一个第一通路晶体管和连接到易失性存储元件的数据补充（DC）节点的至少一个第二通路晶体管。非易失性存储电路还可以包括多个非易失性存储元件。每个非易失性存储元件可以被配置为经由至少一个第一传输晶体管可选择性地连接到易失性存储元件的DT节点，并且可以经由至少一个第二传输晶体管选择性地连接到易失性存储元件的DC节点，允许多位非易失性随机存取存储单元存储/调用每个单元多于一个数据位。

22. 发明申请

WO2016118381A1 A SPLIT VOLTAGE NON-VOLATILE LATCH CELL 审中-公开
标题翻译：分体电压非挥发性电解槽
公开(公告)号：WO2016118381A1
公开(公告)日：2016-07-28
申请号：PCT/US2016/013258
申请日：2016-01-13
申请人： CYPRESS SEMICONDUCTOR CORPORATION
发明人： ASHOKKUMAR, Jayant , RAGHAVAN, Vijay , PRABHAKAR, Venkatraman , SAHA, Swatilekha
IPC分类号： G11C11/34
CPC分类号： G11C16/14 , G11C11/2275 , G11C14/00 , G11C14/0063 , G11C14/0072 , G11C16/0408 , G11C16/0466 , G11C16/0483
摘要： A memory including an array of non-volatile latch (NVL) cells and method of operating the same are provided. In one embodiment, each NVL cell includes a non-volatile portion and a volatile portion. The non-volatile portion includes a first non-volatile memory (NVM) device and a first pass gate transistor coupled in series between a first output node and a bitline true, and a second NVM device and a second pass gate transistor coupled in series between a second output node and a bitline complement. The volatile portion includes cross-coupled first and second field effect transistors (FET), the first FET coupled between a supply voltage (VPWR) and the first output node, and the second FET coupled between VPWR and the second output node. A gate of the first FET is coupled to the second output node, and a gate of the second FET is coupled to the first output node.
摘要翻译：提供包括非易失性锁存（NVL）单元阵列的存储器及其操作方法。在一个实施例中，每个NVL单元包括非易失性部分和易失性部分。非易失性部分包括第一非易失性存储器（NVM）器件和串联耦合在第一输出节点和位线真之间的第一非易失性存储器（NVM）器件和第一通过栅极晶体管，以及串联耦合的第二NVM器件和第二通过栅极晶体管第二输出节点和位线补码。易失性部分包括交叉耦合的第一和第二场效应晶体管（FET），耦合在电源电压（VPWR）和第一输出节点之间的第一FET以及耦合在VPWR和第二输出节点之间的第二FET。第一FET的栅极耦合到第二输出节点，并且第二FET的栅极耦合到第一输出节点。

23. 发明申请

WO2015159994A1 不揮発性半導体記憶装置审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：WO2015159994A1
公开(公告)日：2015-10-22
申请号：PCT/JP2015/062025
申请日：2015-04-20
申请人：株式会社フローディア
发明人：品川　裕 , 葛西　秀男 , 川嶋　泰彦 , 櫻井　良多郎 , 谷口　泰弘
IPC分类号： H01L21/8247 , G11C14/00 , G11C16/04 , H01L21/336 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： G11C14/0063 , G11C16/0441 , G11C16/0483 , G11C16/10 , G11C16/14 , G11C16/26 , H01L27/11524 , H01L27/11558 , H01L29/42328
摘要：メモリユニット（1a）では，第1 ディープウェル（DW1）および第2 ディープウェル（DW2）が互いに拘束されることなく，第1 ディープウェルおよび第2 ディープウェルに対し，第1 ウェル（W1）の容量トランジスタ（3a,3b）や，第2 ウェル（W2）の書き込みトランジスタ（4a,4b）の動作に必要な電圧を，第1 ディープウェルおよび第2 ディープウェルに個別に印加する。これにより，メモリユニットでは，第1 ディープウェルと第1 ウェルとの電圧差や，第2 ディープウェルと第2 ウェルとの電圧差を，トンネル効果が発生する電圧差（18［V］）よりも小さくできるので，その分，第1 ディープウェルおよび第1 ウェル間の接合電圧や，第2 ディープウェルおよび第2 ウェル間の接合電圧を小さくでき，回路構造が微細化されている接合耐圧の低い回路素子にも混載させることができる不揮発性半導体記憶装置を提案する。
摘要翻译：提出了一种非易失性半导体存储器件，其中相对于存储器单元（1a）中的第一深阱（DW1）和第二深阱（DW2），电容晶体管（3a，3b）的操作所需的电压为第一第一阱（W2）的阱（W1）和写入晶体管（4a，4b）分别施加到第一深阱和第二深阱，而没有第一深阱并且第二深阱彼此结合，由于在存储单元中，可以使第一深阱与第一阱之间的电压差和第二深阱与第二阱之间的电压差小于由隧道效应产生的电压差（18 [V]）可以相应地降低第一深阱和第一阱之间的结电压以及第二深阱与第二阱之间的结电压，因此，非易失性半导体存储装置即使在电路元件havi 低结耐压和小型化电路结构。

24. 发明申请

WO2014083997A1 不揮発性半導体記憶装置审中-公开
标题翻译：非挥发性半导体存储器件
公开(公告)号：WO2014083997A1
公开(公告)日：2014-06-05
申请号：PCT/JP2013/079512
申请日：2013-10-31
申请人：株式会社フローディア
发明人：谷口　泰弘 , 奥山　幸祐
IPC分类号： H01L21/336 , G11C16/04 , H01L21/8244 , H01L21/8247 , H01L27/11 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11521 , G11C14/0063 , G11C16/0441 , H01L27/1104 , H01L27/1116 , H01L27/11524 , H01L27/11529 , H01L27/11558 , H01L27/1156 , H01L29/36 , H01L29/788 , H01L29/7881
摘要：単層ゲート構造でもソースサイド注入によってフローティングゲートに電荷を注入し得る不揮発性半導体記憶装置を提案する。不揮発性半導体記憶装置(1)では、メモリトランジスタ(MGA1)およびスイッチトランジスタ(SGA)を全て単層ゲート構造としつつも、データ書き込み時、選択メモリセル(3a)において、ソース線(SL)からメモリトランジスタ(MGA1)の一端に高電圧が印加され、かつビット線(BL1)からスイッチトランジスタ(SGA)の一端に低電圧が印加されてオン状態になることで、ソース線(SL)およびビット線(BL1)間にあるメモリトランジスタ(MGA1)の低濃度不純物エクステンション領域(ET2)で電圧降下を生じさせて強電界を発生させ、この強電界を利用してソースサイド注入によって電荷をフローティングゲート(FG)に注入し得る。
摘要翻译：提出了即使在单层栅极结构中也能够通过源侧注入将电荷注入浮置栅极的非易失性半导体存储装置。即使存储晶体管（MGA1）和开关晶体管（SGA）都具有单层栅极结构，在数据写入期间的所选存储单元（3a）中，通过施加高电压（1），在非易失性半导体存储器件从源极线（SL）到存储晶体管（MGA1）的一端，并将低电压从位线（BL1）施加到开关晶体管（SGA）的一端，以使选择的存储单元处于导通状态在存储晶体管（MGA1）的低浓度杂质延伸区域（ET2）中引起电压降，所述区域在源极线（SL）和位线（BL）之间，强电场为产生。通过使用强电场的源侧注入，可以将电荷注入浮栅（FG）。

25. 发明申请

WO2011074408A1 NON-VOLATILE LATCH CIRCUIT AND LOGIC CIRCUIT, AND SEMICONDUCTOR DEVICE USING THE SAME 审中-公开
标题翻译：非挥发性锁存电路和逻辑电路，以及使用其的半导体器件
公开(公告)号：WO2011074408A1
公开(公告)日：2011-06-23
申请号：PCT/JP2010/071421
申请日：2010-11-24
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , KATO, Kiyoshi , KOYAMA, Jun
发明人： KATO, Kiyoshi , KOYAMA, Jun
IPC分类号： H03K3/356 , H01L27/10 , H01L29/786 , H03K3/037
CPC分类号： H03K19/1733 , G11C14/0063 , G11C16/02 , H01L21/8258 , H01L21/84 , H01L27/0688 , H01L27/088 , H01L27/1156 , H01L27/1203 , H01L27/1225 , H01L29/7869 , H03K3/356008 , H03K3/35606
摘要： A novel non-volatile latch circuit and a semiconductor device using the non-volatile latch circuit are provided. The latch circuit has a loop structure in which an output of a first element is electrically connected to an input of a second element and an output of the second element is electrically connected to an input of the first element through a second transistor. A transistor using an oxide semiconductor as a semiconductor material of a channel formation region is used as a switching element, and a capacitor is provided to be electrically connected to a source electrode or a drain electrode of the transistor, whereby data of the latch circuit can be retained, and a non-volatile latch circuit can thus be formed.
摘要翻译：提供了一种新颖的非易失性锁存电路和使用非易失性锁存电路的半导体器件。锁存电路具有环形结构，其中第一元件的输出电连接到第二元件的输入，并且第二元件的输出通过第二晶体管电连接到第一元件的输入端。使用使用氧化物半导体作为沟道形成区域的半导体材料的晶体管作为开关元件，并且提供电容器以电连接到晶体管的源电极或漏电极，由此锁存电路的数据可以并且可以形成非易失性锁存电路。

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