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21. 发明申请

WO00045251A2 PARALLEL FIXED POINT SQUARE ROOT AND RECIPROCAL SQUARE ROOT COMPUTATION UNIT IN A PROCESSOR 审中-公开
标题翻译：并行固定点方圆和加工方圆形计算单元
公开(公告)号：WO00045251A2
公开(公告)日：2000-08-03
申请号：PCT/US2000/001578
申请日：2000-01-24
IPC分类号： G06F1/035 , G06F7/552 , G06F9/30 , G06F9/302 , G06F9/38 , G06F7/00
CPC分类号： G06F9/30014 , G06F1/0356 , G06F7/483 , G06F7/5525 , G06F9/30036 , G06F9/30098 , G06F9/3012 , G06F9/3838 , G06F9/3853 , G06F9/3877 , G06F9/3885 , G06F2101/08 , G06F2207/3824 , G06F2207/3828 , G06F2207/5521
摘要： A parallel fixed-point square root and reciprocal square root computation uses the same coefficient tables as the floating point square root and reciprocal square root computation by converting the fixed-point numbers into a floating-point structure with a leading implicit 1. The value of a number X is stored as two fixed-point numbers. In one embodiment, the fixed-point numbers are converted to the special floating-point structure using a leading zero detector and a shifter. Following the square root computation or the reciprocal square root computation, the floating point result is shifted back into the two-entry fixed-point format. The shift count is determined by the number of leaded zeros detected during the conversion from fixed-point to floating-point format.
摘要翻译：平行定点平方根和倒数平方根计算使用与浮点平方根和倒数平方根计算相同的系数表，将固定点数转换成具有前导隐含的浮点结构。数字X被存储为两个定点数。在一个实施例中，使用前导零检测器和移位器将定点数转换为特殊浮点结构。在平方根计算或倒数平方根计算之后，浮点结果被移回到双入口定点格式。移位计数由在从定点到浮点格式的转换期间检测到的引导零的数量来确定。

22. 发明申请

WO1997033223A1 PACKED-ADD AND PACKED SUBTRACT OPERATIONS 审中-公开
标题翻译：包装 - 包装和包装运输
公开(公告)号：WO1997033223A1
公开(公告)日：1997-09-12
申请号：PCT/US1997003445
申请日：1997-03-04
申请人： INTEL CORPORATION , LIN, Derrick, Chu , MOHEBBI, Mehrdad
发明人： INTEL CORPORATION
IPC分类号： G06F07/38
CPC分类号： G06F7/505 , G06F7/49921 , G06F2207/382 , G06F2207/3828
摘要： A processor (109) having a circuit (203) for performing a packed addition and subtraction. The decoder (202) accesses the registers addressed by SRC1 and SRC2. These registers provide a first packed data and a second packed data to the circuit (203). Packed data consists of a number of fixed length data elements. The data elements can be eight, sixteen, or thirty-two bits in length. The circuit (203) performs the operation on the first data element from the first packed data and the first data element from the second packed data, producing a first result data element. The circuit (203) performs this operation on the next data element from the first packed data and the next data element from the second packed data, producing a next result data element. This continues for all the data elements in the first and second packed data. The result date elements constitute a result packed data that is stored in the destination register.
摘要翻译：一种具有用于执行压缩加法和减法的电路（203）的处理器（109）。解码器（202）访问由SRC1和SRC2寻址的寄存器。这些寄存器向电路（203）提供第一打包数据和第二打包数据。打包数据由多个固定长度的数据元素组成。数据元素的长度可以是八位，十六位或三十二位。电路（203）根据来自第二打包数据的第一打包数据和第一数据元素对第一数据元素执行操作，产生第一结果数据元素。电路（203）对来自第一打包数据的下一个数据元素和来自第二打包数据的下一个数据元素执行该操作，产生下一个结果数据元素。这继续适用于第一和第二打包数据中的所有数据元素。结果日期元素构成存储在目的地寄存器中的结果打包数据。

23. 发明申请

WO1997008608A1 A SET OF INSTRUCTIONS FOR OPERATING ON PACKED DATA 审中-公开
标题翻译：一套操作包装数据的说明
公开(公告)号：WO1997008608A1
公开(公告)日：1997-03-06
申请号：PCT/US1996011893
申请日：1996-07-17
申请人： INTEL CORPORATION , PELEG, Alexander, D. , YAARI, Yaacov , MITTAL, Millind , MENNEMEIER, Larry, M. , EITAN, Benny , GLEW, Andrew, F. , DULONG, Carole , KOWASHI, Eiichi , WITT, Wolf
发明人： INTEL CORPORATION
IPC分类号： G06F07/00
CPC分类号： G06F7/57 , G06F7/49921 , G06F7/49994 , G06F7/5443 , G06F7/607 , G06F9/30014 , G06F9/30025 , G06F9/30032 , G06F9/30036 , G06F9/30109 , G06F9/30112 , G06F9/3013 , G06F17/10 , G06F17/147 , G06F2207/382 , G06F2207/3828
摘要： An apparatus for including in a processor a set of instructions that support operations on packed data required by typical multimedia applications. In one embodiment, the invention includes a processor having a storage area (150), a decoder (165), and a plurality of circuits (130). The plurality of circuits provide for the execution of a number of instructions to manipulate packed data. In this embodiment, these instructions include pack, unpack, packed multiply, packed add, packed subtract, packed compare, and packed shift.
摘要翻译：一种用于在处理器中包括支持对典型多媒体应用所需的打包数据的操作的指令集的装置。在一个实施例中，本发明包括具有存储区域（150），解码器（165）和多个电路（130）的处理器。多个电路提供执行多个指令以操纵打包数据。在本实施例中，这些指令包括打包，打包，打包乘法，打包添加，打包减法，打包比较和打包移位。

24. 发明申请

WO1996017293A1 A MICROPROCESSOR HAVING A MULTIPLY OPERATION 审中-公开
标题翻译：具有多重操作功能的微处理器
公开(公告)号：WO1996017293A1
公开(公告)日：1996-06-06
申请号：PCT/US1995015681
申请日：1995-12-01
申请人： INTEL CORPORATION
发明人： INTEL CORPORATION , PELEG, Alexander , YAARI, Yaakov , MITTAL, Millind , MENNEMEIER, Larry, M. , EITAN, Benny
IPC分类号： G06F07/52
CPC分类号： G06F7/53 , G06F7/49921 , G06F9/30014 , G06F9/30025 , G06F9/30036 , G06F9/3885 , G06F2207/3828
摘要： A processor (109) includes a decoder (202) being coupled to receive a control signal (207). The control signal has a first source address, a second source address, a destination address, and an operation field. The first source address corresponds to a first location. The second address corresponds to a second location. The destination address corresponds to a third location. The operation field indicates that a type of packed data multiply operation is to be performed. The processor further includes a circuit (203) being coupled to the decoder. The circuit is for multiplying a first packed data being stored at the first location with a second packed data being stored at the second location. The circuit is further for communicating a corresponding result packed data to the third location.
摘要翻译：处理器（109）包括被耦合以接收控制信号（207）的解码器（202）。控制信号具有第一源地址，第二源地址，目的地地址和操作字段。第一个源地址对应于第一个位置。第二地址对应于第二位置。目的地址对应于第三个位置。操作字段指示要执行一种打包数据乘法运算。处理器还包括耦合到解码器的电路（203）。该电路用于将在第一位置处存储的第一打包数据与存储在第二位置处的第二打包数据相乘。电路还用于将相应的结果打包数据传送到第三位置。

25. 发明申请

WO8905010A3 DUAL MODE ADDER CIRCUITRY 审中-公开
标题翻译：双模式ADDER电路
公开(公告)号：WO8905010A3
公开(公告)日：1989-08-10
申请号：PCT/US8803817
申请日：1988-11-03
申请人： TECHNOLOGY INC 64
发明人： PATTI MICHAEL FRANCIS , FEDELE NICOLA JOHN , HARNEY KEVIN , SIMON ALLEN HENRY
IPC分类号： G06F7/50 , G06F7/505 , G06F7/506 , H04N7/26
CPC分类号： G06F7/505 , G06F7/49921 , G06F9/30036 , G06F2207/3828
摘要： A video signal processor includes circuitry which may be conditioned by a mode control signal to operate as a single 16-bit adder or as two eight-bit adders. The circuitry includes two eight-bit adders, each of which has a carry-in input terminal and a carry-out output terminal. The carry-out output terminal of one of the adders is selectively coupled, via an AND gate, to the carry-in input terminal of the other adder. The AND gate is controlled by the mode control signal. In the mode where the circuitry operates as two eight-bit adders, additional circuitry is included to detect output values which may exceed the zero to 255 range of valid values and to saturate these invalid values either at zero or 255.

26. 发明申请

WO1989005010A2 DUAL MODE ADDER CIRCUITRY 审中-公开
标题翻译：双模式加法电路
公开(公告)号：WO1989005010A2
公开(公告)日：1989-06-01
申请号：PCT/US1988003817
申请日：1988-11-03
申请人： TECHNOLOGY, INC., 64
发明人： TECHNOLOGY, INC., 64 , PATTI, Michael, Francis , FEDELE, Nicola, John , HARNEY, Kevin , SIMON, Allen, Henry
IPC分类号： G06F07/50
CPC分类号： G06F7/505 , G06F7/49921 , G06F9/30036 , G06F2207/3828
摘要： A video signal processor includes circuitry which may be conditioned by a mode control signal to operate as a single 16-bit adder or as two eight-bit adders. The circuitry includes two eight-bit adders, each of which has a carry-in input terminal and a carry-out output terminal. The carry-out output terminal of one of the adders is selectively coupled, via an AND gate, to the carry-in input terminal of the other adder. The AND gate is controlled by the mode control signal. In the mode where the circuitry operates as two eight-bit adders, additional circuitry is included to detect output values which may exceed the zero to 255 range of valid values and to saturate these invalid values either at zero or 255.
摘要翻译：视频信号处理器包括可以由模式控制信号调节以用作单个16位加法器或两个8位加法器的电路。这些电路包括两个8位加法器，每个加法器都有一个进位输入端和一个进位输出端。一个加法器的进位输出端通过“与”门与另一端的进位输入端有选择地耦合。与门由模式控制信号控制。另外，在电路操作为两个加法器8位，supplémntaires都包括电路来检测其位于零和255之间的有效的值的范围外的输出值，以饱和大于零或这些无效模式在255。

27. 发明申请

WO2012045942A1 SYSTÈME D'ORDONNANCEMENT DE L'EXÉCUTION DE TACHES CADENCE PAR UN TEMPS LOGIQUE VECTORIEL 审中-公开
标题翻译：用于调度由向量逻辑时间计时的执行任务的系统
公开(公告)号：WO2012045942A1
公开(公告)日：2012-04-12
申请号：PCT/FR2011/052176
申请日：2011-09-21
申请人： COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES , SIRDEY, Renaud , DAVID, Vincent
发明人： SIRDEY, Renaud , DAVID, Vincent
IPC分类号： G06F7/02 , G06F9/45 , G06F7/72
CPC分类号： G06F9/4837 , G06F7/026 , G06F7/72 , G06F2207/382 , G06F2207/3828
摘要： L'invention concerne un module de comparaison (10) de deux données (A, B) de Nm bits, comprenant une sortie de comparaison (GE) indicative d'une relation d'ordre entre les deux données, ladite sortie étant définie par une table comprenant des rangées associées aux valeurs possibles consécutives de la première donnée (A) et des colonnes associées aux valeurs possibles consécutives de la deuxième donnée (B), où chaque rangée comprend un état à l'intersection avec la colonne associée à la même valeur, suivi d'une série d'états 0. La série d'états 0 est suivie d'une série d'états 1 complétant la rangée de manière circulaire, le nombre d'états 0 étant le même pour chaque rangée et inférieur à la moitié de la valeur maximale (15) des données.
摘要翻译：本发明涉及一种用于比较两个数据项（A，B）Nm位的模块（10），包括指示两个数据项之间的顺序关系的比较输出（GE），所述输出由表包括与第一数据项（A）的连续可能值相关联的行和与第二数据项（B）的连续可能值相关联的列，其中每行包括与与相同值相关联的列的交集处的状态，其次是一系列0个州。一系列0状态之后是以循环方式完成行的一系列1个状态，每个行的0个状态的数量相同，并且小于数据项的最大值（15）的一半。

28. 发明申请

WO2010087144A1 並列比較選択演算装置、プロセッサ及び並列比較選択演算方法审中-公开
标题翻译：平行比较/选择操作装置，处理器和并行比较/选择操作方法
公开(公告)号：WO2010087144A1
公开(公告)日：2010-08-05
申请号：PCT/JP2010/000398
申请日：2010-01-25
申请人：日本電気株式会社 , ルネサスエレクトロニクス株式会社 , 久村孝寛 , 松山英樹
发明人：久村孝寛 , 松山英樹
IPC分类号： G06F17/16 , G06F7/02
CPC分类号： G06F7/544 , G06F2207/3828
摘要：　インデックスをともなう最大値探索あるいは最小値探索を効率良く実行する並列比較選択演算装置を提供する。ベクトルデータ１とベクトルデータ２とを使用して、ベクトルデータ１及びベクトルデータ２に含まれる各要素を対応する要素ごとに比較し、その比較結果に基づいて、ベクトルデータ１とベクトルデータ２の一方の要素を選択し、選択された要素で構成されるベクトルデータ３を生成するベクトル比較選択ユニット２４２と、ベクトルデータ１のインデックス・ベクトル１と、ベクトルデータ２のインデックス・ベクトル２と、比較結果ベクトルとを使用して、比較結果ベクトルに基づいて、インデックス・ベクトル１とインデックス・ベクトル２の一方の要素を選択し、選択された要素で構成されるインデックス・ベクトル３を生成して出力するインデックス・ベクトル選択ユニット２４３と、を備える。
摘要翻译：提供了一种并行比较/选择操作装置，其有效地利用索引搜索最大值或搜索最小值。并行比较/选择操作装置具有使用向量数据（1）和矢量数据（2）的矢量比较/选择单元（242），并将分别包括在矢量数据（1）和矢量数据（2）），根据比较结果选择矢量数据（1）或矢量数据（2）中的一个元素，并生成包括所选元素的矢量数据（3）; 以及利用向量数据（1）中的索引向量（1），向量数据（2）中的索引向量（2）和比较结果向量的索引向量选择单元（243），并且选择索引向量（1）或索引向量（2），并且生成并输出包括所选择的元素的索引矢量（3）。

29. 发明申请

WO2010082529A1 ＳＩＭＤ型並列データ処理装置及びデータソート方法並びにプロセッシングエレメント审中-公开
标题翻译： SIMD类型并行数据处理器，数据排序方法和处理单元
公开(公告)号：WO2010082529A1
公开(公告)日：2010-07-22
申请号：PCT/JP2010/050119
申请日：2010-01-07
申请人：日本電気株式会社 , 京昭倫
发明人：京　昭倫
IPC分类号： G06F7/24 , G06F15/80
CPC分类号： G06F7/24 , G06F2207/3828
摘要：　ソート処理の効率向上等を図る。　第１の減算交換命令の実行で生成される交換決定信号が所定の値であるとき、自ＰＥ１１ｉのレジスタ１２ｉの数値データと右隣のＰＥ１１ｉ＋１のレジスタ１２ｉ＋１の数値データとを交換する。第２の減算交換命令の実行で生成される交換決定信号が所定の値であるとき、自ＰＥ１１ｉのレジスタ１２ｉの数値データと左隣のＰＥ１１ｉ－１のレジスタ１２ｉ－１の数値データとを交換する。
摘要翻译：排序效率提高。当通过执行第一减法交换命令而产生的交换确定信号是预定值时，自PE（11i）的寄存器（12i）的数字数据与PE的寄存器（12i + 1）的数字数据交换（11i + 1）位于右侧。当通过执行第二减法交换命令产生的交换确定信号是预定值时，自PE（11i）的寄存器（12i）的数字数据与PE的寄存器（12i-1）的数字数据交换（11i-1）位于左侧。

30. 发明申请

WO2004044731A2 DEVICE AND METHOD FOR PERFORMING SHIFT/ROTATE OPERATIONS 审中-公开
标题翻译：用于执行移动/旋转操作的装置和方法
公开(公告)号：WO2004044731A2
公开(公告)日：2004-05-27
申请号：PCT/EP2003/050754
申请日：2003-10-24
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , IBM DEUTSCHLAND GMBH , BÜTTNER, Stefan , LEENSTRA, Jens , MAEDING, Nicolas , PILLE, Jürgen
发明人： BÜTTNER, Stefan , LEENSTRA, Jens , MAEDING, Nicolas , PILLE, Jürgen
IPC分类号： G06F7/00
CPC分类号： G06F7/762 , G06F5/01 , G06F5/015 , G06F2207/382 , G06F2207/3828
摘要： A method and device is provided for performing rotate operations on operands having a size of 2N bits, alternatively, for performing rotate operations on two operands each having a size of N bits to the left, whereby N is an integer. The device includes a control unit being adapted for exchanging M least significant bits of the output of a first rotate circuit with M least significant bits of the output of a second rotate circuit, when M =N is true, whenever an input having the width of 2N is to be rotated by M bits. For rotator arrays rotating N bit wide data to the right, it functions correspondingly.
摘要翻译：提供了一种用于对具有2N比特大小的操作数执行旋转操作的方法和装置，或者，用于对每个具有大小为N位左侧的两个操作数执行旋转操作，由此N是整数。该装置包括一个控制单元，当M = N时，所述第一旋转电路的输出的最高有效位具有所述第二旋转电路的输出的2N-M个最高有效位，每当宽度为2N的输入将被旋转M 位。对于向右旋转N位宽数据的旋转器阵列，它相应地起作用。

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