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11. 发明申请

WO2018089124A1 PROTECTION CIRCUIT 审中-公开
标题翻译：保护电路
公开(公告)号：WO2018089124A1
公开(公告)日：2018-05-17
申请号：PCT/US2017/053868
申请日：2017-09-28
申请人： TERADYNE, INC.
发明人： KIRKISH, Brian , NOWAKOWSKI, Donald Joseph , CRESS, Mark Christopher
IPC分类号： H02H9/04 , G01R31/319 , G01R31/3183
摘要： An example system includes a channel over which signals are transmitted between test equipment and a device under test (DUT); and limiting circuitry to limit a voltage on the channel. The limiting circuitry includes a PN-junction device connected to pass current in response to the voltage on the channel exceeding a limit.
摘要翻译：示例系统包括在测试设备和被测设备（DUT）之间传输信号的信道; 并限制电路来限制通道上的电压。限制电路包括一个PN结器件，连接成响应于通道上的电压超过极限值而通过电流。

12. 发明申请

WO2018045227A1 SELF TEST FOR SAFETY LOGIC 审中-公开
标题翻译：自我测试安全逻辑
公开(公告)号：WO2018045227A1
公开(公告)日：2018-03-08
申请号：PCT/US2017/049720
申请日：2017-08-31
申请人： TEXAS INSTRUMENTS INCORPORATED , TEXAS INSTRUMENTS JAPAN LIMITED
发明人： RANGACHARI, Sundarrajan , JALAN, Saket
IPC分类号： G01R31/3183 , G01R31/3187 , G06F11/00
摘要： In described examples of self test logic for safety logic (100) in safety critical devices, the safety logic (100) includes comparator logic coupled to a master module (300) and a compare module (302) in a safety critical device, and the self test logic is configured to test the comparator logic. The self test logic may be implemented as a single cycle parallel bit inversion approach, a multi-cycle serial bit inversion approach, or a single cycle test pattern injection approach.
摘要翻译：在安全关键设备中的安全逻辑（100）的自测逻辑的所述示例中，安全逻辑（100）包括耦合到主模块（300）和比较模块（302）的比较器逻辑，在安全关键设备中，并且自测逻辑被配置为测试比较器逻辑。自测逻辑可以实现为单周期并行位反转方法，多周期串行位反转方法或单周期测试模式注入方法。

13. 发明申请

WO2017165296A1 SYSTEM, METHOD AND COMPUTER-ACCESSIBLE MEDIUM FOR SATISFIABILITY ATTACK RESISTANT LOGIC LOCKING 审中-公开
标题翻译：系统，方法和计算机可访问媒体用于满足抗攻击逻辑锁定
公开(公告)号：WO2017165296A1
公开(公告)日：2017-09-28
申请号：PCT/US2017/023212
申请日：2017-03-20
申请人： NEW YORK UNIVERSITY
发明人： SINANOGLU, Ozgur , YASIN, Muhammad , RAJENDRAN, Jeyavijayan
IPC分类号： G01R13/28 , G01R31/3183 , G06F11/22 , G06F11/27 , G06F17/50 , G06F19/00
摘要： Exemplary embodiment of the present disclosure can include, for example, a logic-locking circuit ("SARLock"), which can include a logic cone(s) receiving a distinguishing input pattern(s) (DIP), a comparator(s) receiving the DIP(s) and a key value(s), and a logic gate(s) connected to an output of the logic cone and to an output of the comparator. A mask(s) can be connected to the comparator(s) and the logic gate(s). The logic gate(s) can be a XOR gate(s). The comparator(s) can be configured to flip a signal(s) based on a combination of the DIP(s) and the key value(s). A mask(s) can be connected to the comparator(s) and the logic gate(s), which can be configured to prevent the flipped signal(s) from being asserted for a correct key value(s).
摘要翻译：本公开的示例性实施例可以包括例如逻辑锁定电路（“SARLock”），其可以包括接收一个或多个识别输入模式（一个或多个）的逻辑锥体（一个或多个） DIP），接收DIP和键值的比较器，以及连接到逻辑锥的输出端和比较器的输出端的逻辑门。一个或多个掩模可以连接到比较器和逻辑门。逻辑门可以是XOR门。比较器可以被配置为基于DIP和键值的组合来翻转信号。一个或多个掩码可以连接到比较器和逻辑门，其可以被配置为防止被翻转的信号被声明为正确的键值。

14. 发明申请

WO2017018148A1 動的な応答解析プローバ装置审中-公开
标题翻译：动态响应分析探测器
公开(公告)号：WO2017018148A1
公开(公告)日：2017-02-02
申请号：PCT/JP2016/070072
申请日：2016-07-07
申请人：株式会社日立ハイテクノロジーズ
发明人：古森　正明 , 大木　克夫 , 奈良　安彦 , 水野　貴之
IPC分类号： G01R31/26 , G01R31/28 , G01R31/3183
CPC分类号： G01R31/26 , G01R31/28 , G01R31/3183
摘要：本発明では、プローバ装置において、微小電子デバイスに対し、動的信号の応答解析を実施する際、探針の一つに入力される動的な電気信号の入力波形を整形し、試料を介して出力される動的な電気信号の出力波形を観察することに関し、好ましくは、試料を介して出力される動的な電気信号の出力波形が略パルス形状となるように、入力波形を整形するものとする。これにより、ＬＳＩを構成する微小トランジスタなどの微小電子デバイスに対して、メガヘルツレベル以上の高速な動的信号の応答解析を行うことができる。
摘要翻译：本发明涉及一种探针，其中当对微型电子设备的动态信号执行响应分析时，形成用于施加到探针的动态电信号的输入波形，并且形成动态电信号的输出波形观察到通过样品的输出。输入波形优选地形成为使得经由样本输出的动态电信号的输出波形基本上是脉冲形状。结果，可以在诸如构成LSI电路的微型晶体管等微型电子装置上进行兆赫级以上的高速动态信号响应分析。

15. 发明申请

WO2016068573A1 칩 테스트 시간 최소화 방법 및 그 장치 审中-公开
标题翻译：芯片测试时间最小化方法及其设备
公开(公告)号：WO2016068573A1
公开(公告)日：2016-05-06
申请号：PCT/KR2015/011374
申请日：2015-10-27
申请人： (주)이노티오
发明人： 송재훈
IPC分类号： G01R31/3183 , G01R31/28 , G01R31/3181 , G01R31/26
CPC分类号： G01R31/26 , G01R31/28 , G01R31/3181 , G01R31/3183
摘要： 스캔 테스트 시간 최소화 방법 및 그 장치가 개시된다. 스캔 테스트 시간 최소화 장치는 복수 개의 스캔 패턴을 적어도 둘 이상의 스캔 섹션으로 분할하고, 각 스캔 섹션에 대하여, 쉬프트 주파수의 증감을 통해 스캔 체인의 출력 패턴이 예측 패턴과 상이해지는 제1 쉬프트 주파수를 파악한 후 제1 쉬프트 주파수보다 작은 제2 쉬프트 주파수를 각 스캔 섹션의 쉬프트 주파수로 결정한다. 또한 번인 테스트 시간 최소화 및 번인 테스트의 품질을 높일 수 있는 효과가 있다.
摘要翻译：公开了一种扫描测试时间最小化方法及其装置。扫描测试时间最小化装置将多个扫描模式分成至少两个或更多个扫描部分，并且对于每个扫描部分，识别第一移位频率，通过该移动频率，通过移位频率的增加/减少，扫描链输出模式与预测模式不同，然后设备将比第一移位频率小的第二移位频率设置为每个扫描部分的移位频率。此外，本发明具有最小化老化测试时间并提高老化测试的质量的效果。

16. 发明申请

WO2015147861A1 TESTING ELECTRONIC DEVICES 审中-公开
标题翻译：测试电子设备
公开(公告)号：WO2015147861A1
公开(公告)日：2015-10-01
申请号：PCT/US2014/032156
申请日：2014-03-28
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.
发明人： GUTIERREZ, Diego , LOVELACE, Robin T. , DENNEY, Terry W.
IPC分类号： G01R31/3183 , G01R31/28
CPC分类号： G01R31/2855 , G01R31/31701 , G01R31/31724 , G01R31/31937
摘要： A controller is switched from a first mode to a second mode, where the controller in the first mode is to manage a plurality of electronic devices collectively as a logical unit. The controller in the second mode is used to individually test the plurality of electronic devices, where the controller in the second mode allowing sending of a test command individually to a respective one of the plurality of electronic devices.
摘要翻译：控制器从第一模式切换到第二模式，其中第一模式中的控制器将多个电子设备集体地管理为逻辑单元。第二模式中的控制器用于单独测试多个电子设备，其中第二模式中的控制器允许单独向多个电子设备中的相应一个发送测试命令。

17. 发明申请

WO2014084992A1 CIRCUITS FOR SELF-RECONFIGURATION OR INTRINSIC FUNCTIONAL CHANGES OF CHIPS BEFORE VS. AFTER STACKING 审中-公开
标题翻译：自动重新配置电路或电源之间的功能变化。堆叠后
公开(公告)号：WO2014084992A1
公开(公告)日：2014-06-05
申请号：PCT/US2013/066527
申请日：2013-10-24
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人： ROBSON, Norman, W. , FAINSTEIN, Daniel, J.
IPC分类号： G01R31/26 , G01R31/3177 , G01R31/3183 , H01L21/66
CPC分类号： G01R31/318513
摘要： A method and system for testing one or more semiconductor structures, for example, chips 12 or wafers, in a three-dimensional stack 50. The method and system includes controlling a logic signal 18 of a first circuit 10 in a first chip 12 or wafer connected to a supply voltage 11 to indicate a first state 24 during pre-assembly testing of the first chip 12 or wafer. The method and system further includes controlling the logic signal 18 to indicate a second state 28 when the first circuit 10 is connected to a second circuit 70 of a second chip 52 or wafer resulting in a combined circuit. The combined circuit is in a three-dimensional chip or wafer stack 50 during post-assembly testing of the three-dimensional chip or wafer stack 50.
摘要翻译：一种用于在三维堆叠50中测试一个或多个半导体结构（例如，芯片12或晶片）的方法和系统。该方法和系统包括控制第一芯片12或晶片中的第一电路10的逻辑信号18 连接到电源电压11以在第一芯片12或晶片的预组装测试期间指示第一状态24。该方法和系统还包括当第一电路10连接到第二芯片52或晶片的第二电路70而导致组合电路时，控制逻辑信号18以指示第二状态28。组合电路在三维芯片或晶片堆叠50的后装配测试期间在三维芯片或晶片堆叠50中。

18. 发明申请

WO2014057301A1 METHOD AND SYSTEM FOR TESTING A SEMICONDUCTOR DEVICE AGAINST ELECTROSTATIC DISCHARGE 审中-公开
标题翻译：用于测试静电放电的半导体器件的方法和系统
公开(公告)号：WO2014057301A1
公开(公告)日：2014-04-17
申请号：PCT/IB2012/002333
申请日：2012-10-10
申请人： FREESCALE SEMICONDUCTOR, INC. , SALLES, Alain , BESSE, Patrice , COMPAING, Stéphane , DEBOSQUE, Philippe
发明人： SALLES, Alain , BESSE, Patrice , COMPAING, Stéphane , DEBOSQUE, Philippe
IPC分类号： G01R31/28 , G01R31/3183 , G01R31/3181
CPC分类号： G01R31/26 , G01R1/0416 , G01R31/001 , G01R31/002
摘要： A method of testing a semiconductor device (IC) against electrostatic discharge is described. The method comprises operating (30) the semiconductor device, and, while operating the semiconductor device, monitoring a functional performance of the semiconductor device. The monitoring comprises monitoring (40) one or more signal waveforms of respective one or more signals on respective one or more pins of the semiconductor device to obtain one or more monitor waveforms, and monitoring (42) one or more register values of one or more registers of the semiconductor device to obtain one or more monitor register values as function of time. The method comprises applying (44) an electrostatic discharge event to the semiconductor device while monitoring the functional performance of the semiconductor device. The method can further comprise determining (50) a functional change from the one or more monitor waveforms and the one or more monitor register values as function of time. The method can further comprise identifying (60) a root cause of the functional change from the functional change and the one or more monitor waveforms and/or the one or more monitor register values as function of time. Further, a system for testing a semiconductor device (IC) against electrostatic discharge is described.
摘要翻译：描述了一种针对静电放电测试半导体器件（IC）的方法。该方法包括操作（30）半导体器件，并且在操作半导体器件的同时监视半导体器件的功能性能。该监测包括在半导体器件的相应一个或多个引脚上监测（40）相应的一个或多个信号的一个或多个信号波形，以获得一个或多个监测波形，以及监测（42）一个或多个半导体器件的寄存器，以获得作为时间的函数的一个或多个监视寄存器值。该方法包括在监测半导体器件的功能性能的同时将（44）静电放电事件应用于半导体器件。该方法还可以包括从一个或多个监视器波形和一个或多个监视寄存器值确定（50）功能变化，作为时间的函数。该方法还可以包括从功能变化和一个或多个监视器波形和/或一个或多个监视寄存器值识别（60）功能变化的根本原因，作为时间的函数。此外，描述了用于测试防静电放电的半导体器件（IC）的系统。

19. 发明申请

WO2013085142A1 미피 브리지 모듈이 장착된 지그를 구비한 디스플레이 모듈 검사 장치 审中-公开
标题翻译：具有MIPI BRIDGE模块的显示模块测试装置
公开(公告)号：WO2013085142A1
公开(公告)日：2013-06-13
申请号：PCT/KR2012/007697
申请日：2012-09-25
申请人： 주식회사 지엔티시스템즈
发明人： 김기홍
IPC分类号： G01R31/3183
CPC分类号： G09G3/006
摘要： 본 발명은 미피 브리지 모듈(MIPI Bridge Module)을 테스트 지그(jig)에 장착하여 기존 디스플레이 모듈 검사 장치의 교체 없이 미피 인터페이스를 지원하는 미피 브리지 모듈이 장착된 지그를 구비한 디스플레이 모듈 검사 장치에 관한 것으로, 본 발명에 따른 검사장치는 디스플레이 모듈의 검사를 위한 제어신호 및 테스트 패턴을 생성하는 본체와, 상기 디스플레이 모듈이 착탈식으로 장착되며, 상기 본체로부터 출력되는 테스트 패턴을 미피(MIPI) 데이터로 변환하는 미피 브리지 모듈을 구비하는 지그를 포함한다.
摘要翻译：显示模块测试装置技术领域本发明涉及具有安装有MIPI桥模块的夹具的显示模块测试装置，其中测试夹具安装有MIPI桥模块以支持MIPI接口而不替换现有的显示模块测试装置。根据本发明的测试装置包括：产生控制信号的主体和测试显示模块的测试图案; 以及具有可拆卸地安装在其上的显示模块的夹具，并且包括用于将从主体输出的测试图案转换为MIPI数据的MIPI桥模块。

20. 发明申请

WO2012178139A1 APPARATUS AND METHOD FOR ELECTRONIC DEVICE TESTING 审中-公开
标题翻译：电子设备测试的装置和方法
公开(公告)号：WO2012178139A1
公开(公告)日：2012-12-27
申请号：PCT/US2012/043916
申请日：2012-06-24
申请人： QUALCOMM INCORPORATED , NORTON, Benjamin, E. , IZOTOV, Andrei
发明人： NORTON, Benjamin, E. , IZOTOV, Andrei
IPC分类号： G01R31/3183 , H04M1/24 , H04W24/00
CPC分类号： G01R31/318371
摘要： A procedure for testing an electronic device is disclosed. A computer bundles into command groups multiple test and wait commands of a test sequence. Each command group is sent to the device, reducing the per-message latency of the command transfers. The commands are queued and stored in the device. The wait commands define the timeline of the tests to be executed on the device. For example, each wait command forces a wait state of a length corresponding to the parameter of the wait command. The length of the wait state is measured from the beginning of the test sequence or the completion of the previous wait command. The wait state associated with each wait command may be made longer than the combined conservative estimates of time periods required for executing all the test commands between a previous point in time defined in the test sequence and the current wait command.
摘要翻译：公开了一种用于测试电子设备的过程。计算机捆绑到命令组中，测试序列的多个测试和等待命令。每个命令组被发送到设备，减少命令传输的每消息延迟。命令排队并存储在设备中。等待命令定义要在设备上执行的测试的时间线。例如，每个等待命令强制与等待命令的参数相对应的长度的等待状态。等待状态的长度从测试序列的开始或先前的等待命令的完成来测量。可以使与每个等待命令相关联的等待状态比在测试序列中定义的先前时间点和当前等待命令之间执行所有测试命令所需的时间周期的组合保守估计长。

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