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11. 发明申请

WO2013119209A1 GATED RING OSCILLATOR-BASED DIGITAL EYE WIDTH MONITOR FOR HIGH-SPEED I/O EYE WIDTH MEASUREMENT 审中-公开
标题翻译：门振荡器基于数字眼睛的宽度监视器，用于高速I / O眼睛宽度测量
公开(公告)号：WO2013119209A1
公开(公告)日：2013-08-15
申请号：PCT/US2012/024132
申请日：2012-02-07
申请人： INTEL CORPORATION , WEI, Fangxing , MANDAL, Subratakumar
发明人： WEI, Fangxing , MANDAL, Subratakumar
IPC分类号： H03K5/19 , G01R29/02 , H04L27/156
CPC分类号： H04L7/0087 , H03K3/0315 , H03K5/133 , H03K2005/00052
摘要： A novel digital eye width monitor (DEWM) system and method are disclosed. The DEWM system provides on-die capability to directly measure the left and right eye-width in picoseconds. The DEWM system measures the time from the phase interpolator (PI) clock position (data eye center, left edge, right edge) to a reference clock, and calculates the left and right eye width within a single-digit pico-second level of accuracy.
摘要翻译：公开了一种新颖的数字眼宽监视器（DEWM）系统和方法。 DEWM系统提供了直接测量左右眼宽的皮秒能力。 DEWM系统测量从相位插值器（PI）时钟位置（数据眼中心，左边缘，右边缘）到参考时钟的时间，并计算单位数微微秒精度水平的左右眼宽度。

12. 发明申请

WO2013043334A1 ELECTRONIC CIRCUITS USING COUPLED MULTI-INDUCTORS 审中-公开
标题翻译：使用耦合多电感器的电子电路
公开(公告)号：WO2013043334A1
公开(公告)日：2013-03-28
申请号：PCT/US2012/052872
申请日：2012-08-29
申请人： RAMBUS INC. , HEKMAT, Mohammad , ARYANFAR, Farshid , KAVIANI, Kambiz
发明人： HEKMAT, Mohammad , ARYANFAR, Farshid , KAVIANI, Kambiz
IPC分类号： H03B5/12
CPC分类号： H03B27/00 , H01F27/006 , H01F27/2804 , H03B5/1212 , H03B5/1215 , H03B5/1228 , H03B15/00 , H03K5/145 , H03K5/24 , H03K2005/00052
摘要： Coupled multi-inductors and their applications. An apparatus includes several circuit stages. Each circuit stage includes an inductive element that overlaps with the inductive elements of its adjacent circuit stages, forming a loop of coupled circuit stages. The apparatus may be, for example, a multi-phase oscillator with multiple oscillators that are magnetically coupled to each other for generating oscillation signals at different phases. The apparatus may also be, for example, a phase interpolator for combining input signals.
摘要翻译：耦合多电感器及其应用。一种装置包括几个电路级。每个电路级包括与其相邻电路级的电感元件重叠的电感元件，形成耦合电路级的回路。该装置可以是例如具有彼此磁耦合的多个振荡器的多相振荡器，用于在不同相位产生振荡信号。该装置也可以是例如用于组合输入信号的相位插值器。

13. 发明申请

WO2012082338A2 PHASE INTERPOLATORS AND PUSH-PULL BUFFERS 审中-公开
标题翻译：相位插入器和推挽缓冲器
公开(公告)号：WO2012082338A2
公开(公告)日：2012-06-21
申请号：PCT/US2011/062009
申请日：2011-11-23
申请人： MICRON TECHNOLOGY INC , KING, Greg
发明人： KING, Greg
IPC分类号： H03K19/0175 , H03K5/13
CPC分类号： H03K5/1506 , G11C7/1057 , G11C7/222 , G11C8/06 , H03H11/16 , H03K2005/00052
摘要： Interpolator systems are described utilizing one or more push-pull buffers to generate output clock signals that may be provided as inputs to a phase interpolator. The more linear slope on the output of the push-pull buffer may improve the linearity of a phase interpolator using the clock signals output from the push-pull buffers.
摘要翻译：使用一个或多个推挽式缓冲器来描述内插器系统以生成输出时钟信号，所述输出时钟信号可作为输入提供给相位内插器。推挽式缓冲器输出上的更线性的斜率可以使用从推挽式缓冲器输出的时钟信号来改善相位内插器的线性。

14. 发明申请

WO2010004670A1 結合型リング発振器及びその初期化方法审中-公开
标题翻译：耦合振荡器及其初始化方法
公开(公告)号：WO2010004670A1
公开(公告)日：2010-01-14
申请号：PCT/JP2009/001007
申请日：2009-03-05
申请人：パナソニック株式会社 , 松本秋憲 , 崎山史朗 , 道正志郎 , 徳永祐介 , 森江隆史
发明人：松本秋憲 , 崎山史朗 , 道正志郎 , 徳永祐介 , 森江隆史
IPC分类号： H03K3/03 , H03K3/354
CPC分类号： H03K3/0315 , H03K2005/00052
摘要：　それぞれがｐ個のインバータ回路（１１）がリング状に接続されてなるｑ個のリング発振器（１０）と、ｑ個のリング発振器のいずれか一つにおけるｐ個のインバータ回路のいずれか一つの出力とｑ個のリング発振器の他の一つにおけるｐ個のインバータ回路のいずれか一つの出力とを所定の位相関係で結合する位相結合回路（２１）がｐ×ｑ個リング状に接続されてなる位相結合リング（２０）とを備えている結合型リング発振器について、ｑ個のリング発振器のそれぞれにおけるｐ個のインバータ回路のいずれか一つを組として、少なくとも一つの組について、当該組に属するｑ個のインバータ回路の出力を同相に固定し（ステップ１）、その状態でｑ個のリング発振器を発振させ（ステップ２）、その後これらインバータ回路の出力の同相固定状態を解除する（ステップ３）。
摘要翻译：耦合环形振荡器包括：q个环形振荡器（10），每个环形振荡器（10）包括连接成环形的p个反相器电路（11）; 以及相位耦合电路（20），其中（p×q）个相位耦合电路（21）以环形形式连接，所述相位耦合电路以预定的相位关系将所述p - 其中一个环形振荡器中的一个反相器，其中一组环形振荡器中的一组反相器的输出之一。在耦合环形振荡器中，每个q个环形振荡器中的p个反相器电路中的一个被定义为一组，并且对于至少一个集合，属于这一个的q个反相器电路的输出集合被锁定到相同的阶段（步骤1）。在这种情况下，环形振荡器的q个振荡（步骤2），然后这些反相器电路的输出的锁相状态被解锁（步骤3）。

15. 发明申请

WO2017131844A1 PHASE INTERPOLATOR AND METHOD OF IMPLEMENTING A PHASE INTERPOLATOR 审中-公开
标题翻译：相位插值器和实现相位插值器的方法
公开(公告)号：WO2017131844A1
公开(公告)日：2017-08-03
申请号：PCT/US2016/062322
申请日：2016-11-16
申请人： XILINX, INC.
发明人： HEARNE, Catherine , UPADHYAYA, Parag , GEARY, Kevin
IPC分类号： H03K5/135 , H03K5/00
CPC分类号： H03K5/135 , H03K2005/00052 , H03K2005/00058
摘要： A phase interpolator implemented in an integrated circuit to generate a clock signal is described. The phase interpolator comprises a plurality of inputs (121) coupled to receive a plurality of clock signals; a plurality of transistor pairs (330, 332, 340, 342), each transistor pair having a first transistor coupled to a first output node (310) and a second transistor coupled to a second output node (314), wherein a first clock signal associated with the transistor pair is coupled to a gate of the first transistor and an inverted first clock signal associated with the transistor pair is coupled to a gate of the second transistor; a first active inductor load (308) coupled to the first output node; and a second active inductor load (312) coupled to the second output node.
摘要翻译：描述了在集成电路中实现的用于生成时钟信号的相位内插器。相位内插器包括多个输入端（121），其被耦合以接收多个时钟信号; 多个晶体管对（330,332,340,342），每个晶体管对具有耦合到第一输出节点（310）的第一晶体管和耦合到第二输出节点（314）的第二晶体管，其中第一时钟信号与所述晶体管对相关联的所述第一时钟信号耦合到所述第一晶体管的栅极，并且与所述晶体管对相关联的反相的第一时钟信号耦合到所述第二晶体管的栅极; 耦合到第一输出节点的第一有源电感器负载（308）和耦合到第二输出节点的第二有源电感负载（312）。

16. 发明申请

WO2017091344A1 APPARATUSES AND METHODS FOR PROVIDING A SIGNAL WITH A DIFFERENTIAL PHASE MIXER 审中-公开
标题翻译：用差分相位混合器提供信号的装置和方法
公开(公告)号：WO2017091344A1
公开(公告)日：2017-06-01
申请号：PCT/US2016/060640
申请日：2016-11-04
申请人： MICRON TECHNOLOGY, INC.
发明人： MA, Yantao
IPC分类号： G11C7/10 , G11C7/22
CPC分类号： H03K5/135 , H03K2005/00052
摘要： According to one embodiment, an apparatus is described. The apparatus comprises a first phase mixer circuit configured to receive a first signal and a second signal and provide a first intermediate signal having a phase between a phase of the first signal and a phase of the clock signal. The apparatus further comprises a second phase mixer circuit configured to receive a complement of the first signal and a complement of the second signal and provide a second intermediate signal having a phase between a phase of the complement of the first signal and a phase of the complement of the second signal, wherein the second intermediate signal is combined with the first intermediate signal at a node to provide an output signal.
摘要翻译：根据一个实施例，描述了一种装置。该装置包括第一相位混频器电路，被配置为接收第一信号和第二信号，并提供具有在第一信号的相位和时钟信号的相位之间的相位的第一中间信号。该设备还包括第二相位混合器电路，该第二相位混合器电路被配置为接收第一信号的补数和第二信号的补数并提供第二中间信号，该第二中间信号具有在第一信号的补数的相位和补数的相位之间的相位，其中第二中间信号在节点处与第一中间信号组合以提供输出信号。

17. 发明申请

WO2012082338A3 PHASE INTERPOLATORS AND PUSH-PULL BUFFERS 审中-公开
标题翻译：相位插补器和推拉缓冲器
公开(公告)号：WO2012082338A3
公开(公告)日：2012-09-20
申请号：PCT/US2011062009
申请日：2011-11-23
申请人： MICRON TECHNOLOGY INC , KING GREG
发明人： KING GREG
IPC分类号： H03K19/0175 , H03K5/13
CPC分类号： H03K5/1506 , G11C7/1057 , G11C7/222 , G11C8/06 , H03H11/16 , H03K2005/00052
摘要： Interpolator systems are described utilizing one or more push-pull buffers to generate output clock signals that may be provided as inputs to a phase interpolator. The more linear slope on the output of the push-pull buffer may improve the linearity of a phase interpolator using the clock signals output from the push-pull buffers.
摘要翻译：使用一个或多个推挽式缓冲器来描述插值器系统，以产生输出时钟信号，该输出时钟信号可作为相位内插器的输入提供。推挽式缓冲器输出端的线性斜率越大，可以使用从推挽式缓冲器输出的时钟信号来提高相位内插器的线性度。

18. 发明申请

WO2011039656A1 FREQUENCY GENERATION CIRCUITRY AND METHOD 审中-公开
标题翻译：频率发生电路和方法
公开(公告)号：WO2011039656A1
公开(公告)日：2011-04-07
申请号：PCT/IB2010/053645
申请日：2010-08-12
申请人： NOKIA CORPORATION , RAPINOJA, Tapio , XU, Liangge
发明人： RAPINOJA, Tapio , XU, Liangge
IPC分类号： H03K5/05 , G06F1/02 , H03K5/06 , H03L7/06
CPC分类号： G06F1/025 , H03K5/156 , H03K2005/00052
摘要： A method includes generating a plurality of reference phases of a reference signal and selecting a sub-phase from each of the plurality of reference phases to form a set of selected sub-phases. In the method selecting operates in response to synchronized outputs of a multi-phase phase accumulator that operates synchronously in accordance with one of the sub-phases of the set of sub-phases, and where the outputs of the multi-phase phase accumulator may be synchronized using at least one additional sub-phase.
摘要翻译：一种方法包括生成参考信号的多个参考相位，并从多个参考相位中的每一个选择一个子相以形成一组选定的子相位。在方法选择中，响应于根据子集合子集中的一个子阶段同步操作的多相位相位累加器的同步输出，以及多相位相位累加器的输出可以是使用至少一个附加子阶段同步。

19. 发明申请

WO2009144819A1 電気回路、リング発振回路、及び受信回路审中-公开
标题翻译：电路，环形振荡器电路和接收器电路
公开(公告)号：WO2009144819A1
公开(公告)日：2009-12-03
申请号：PCT/JP2008/060050
申请日：2008-05-30
申请人：富士通株式会社 , 近藤雅文
发明人：近藤雅文
IPC分类号： H03K3/356 , H03K3/03 , H03K3/354 , H03K3/3562
CPC分类号： H03K3/356113 , H03K3/0315 , H03K2005/00052 , H03K2005/00286
摘要：　電気回路は、入力側である第１ノードから出力側である第２ノードへ向かって直列に接続された偶数個のインバータを有する第１経路と、入力側である前記第２ノードから出力側である前記第１ノードへ向かって直列に接続された偶数個のインバータを有する第２経路と、前記第１ノードと前記第２ノードとに接続され、前記第１ノードの論理値と前記第２ノードの論理値とを互いに反転状態に維持するラッチ回路と、前記ラッチ回路に入力され、前記ラッチ回路の電源線への接続及び分離を制御する制御信号を供給する制御信号経路を含み、該制御信号は前記第１の経路及び前記第２の経路を伝搬する信号に応じた信号である。
摘要翻译：电路包括具有偶数个反相器的第一路径，其具有从输入侧的第一节点到输出侧的第二节点串联连接的反相器，具有偶数个反相器的第二路径与输入端处的第二节点串联连接一侧朝向输出侧的第一节点，锁存电路与第一节点和第二节点连接以保持第一节点的逻辑值和第二节点的逻辑值彼此相反的状态，以及控制信号路径，用于提供输入到锁存电路的控制信号，以控制锁存电路与电源线的连接/断开。控制信号是对应于第一路径和第二路径的传播信号的信号。

20. 发明申请

WO2009107173A1 位相制御装置及びそれを用いたデータ通信システム审中-公开
标题翻译：相位控制装置和使用它的数据通信系统
公开(公告)号：WO2009107173A1
公开(公告)日：2009-09-03
申请号：PCT/JP2008/003060
申请日：2008-10-28
申请人：パナソニック株式会社 , 吉河武文
发明人：吉河武文
IPC分类号： H03L7/00 , H03K5/00
CPC分类号： H03K5/156 , H03K3/84 , H03K5/135 , H03K2005/00052 , H03L7/07 , H03L7/0814 , H03L7/0998 , H04B15/02 , H04B2215/067
摘要：　クロックの位相を調整する位相制御装置において、位相制御装置は、第１のクロック、第２のクロック及び制御コードを受けて、前記制御コードに対応した位相のクロックを出力する位相調整器（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２、ＰＩ－３が備えられる。これらの位相調整器は、縦列接続となるように３段に設けられる。これらの位相調整器（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２、ＰＩ－３の制御コードは、互いに連動して変化させられる。従って、位相調整器単体でクロックの位相を調整する場合に比べて、各位相調整器の解像度（調整粒度）をＮとすると、Ｎの段数乗まで位相の調整粒度を微少にすることができる。よって、ＳＳＣに使用した場合は、ピークパワー低減値が改善され、また、クロックリカバリ回路に適用した場合は高速化される。
摘要翻译：用于调整时钟相位的相位控制装置包括接收第一时钟，第二时钟和控制代码的相位调整器（（PI-11，PI-12），PI-2，PI-3）时钟与相应的控制代码相位。这些相位调节器以三级级联连接。相位调整器（（PI-11，PI-12），PI-2，PI-3）的控制代码可以相互改变。因此，在N是每个相位调整器的分辨率（调整粒度）的情况下，相位的调整粒度可以非常小，直到第n个（n是数个级）每个相位调节器调整时钟。因此，当相位控制装置用于SSC时，峰值功率降低值得到改善，并且当用于时钟恢复电路时，可以获得高的运行速度。

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