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1. 发明申请

WO2004034624A3 DIGITAL GROUP DELAY COMPENSATOR 审中-公开
标题翻译：数字组延迟补偿器
公开(公告)号：WO2004034624A3
公开(公告)日：2006-04-06
申请号：PCT/US0331416
申请日：2003-10-06
申请人： LECROY CORP
发明人： PUPALAIKIS PETER J , LAMARCHE FRANCOIS
IPC分类号： H03H17/00 , H04L20060101 , H04L1/00 , G06F17/10
CPC分类号： H04L25/03885 , H03H17/0009
摘要： A digital group delay compensation system comprising a digital allpass filter that is utilized in an implementation phase; and a system that generates coefficients for the allpass filter used in the implementation phase such that the overall performance of a system is measured and optimized in a calibration phase.
摘要翻译：一种数字组延迟补偿系统，包括在实现阶段中使用的数字全通滤波器; 以及为实现阶段中使用的全通滤波器生成系数的系统，使得系统的整体性能在校准阶段被测量和优化。

2. 发明申请

WO2014059172A2 DIGITALLY CONTROLLED DELAY LINE FOR A STRUCTURED ASIC HAVING VIA CONFIGURABLE FABRIC FOR HIGH-SPEED INTERFACE 审中-公开
标题翻译：用于高速接口的可配置织物的结构化ASIC的数字控制延迟线
公开(公告)号：WO2014059172A2
公开(公告)日：2014-04-17
申请号：PCT/US2013/064383
申请日：2013-10-10
申请人： EASIC CORPORATION
发明人： ANDREEV, Alexander , GRIBOK, Sergey , SERBAN, Marian , VERITA, Massimo , SIM, Kee-wei , LEW, Kok-hin
IPC分类号： H03H17/00
CPC分类号： H03H17/0009 , H03H11/265 , H03K5/131 , H03K2005/00065
摘要： A Digitally Controlled Delay Line (DCDL) for a Structured ASIC chip is used to delaying input or output signals into or out of core logic in a Structured ASIC. The DCDL has a multi-stage configuration that in a preferred embodiment comprises two fine delay stages for fine tuning the delay using sub-gate delay through an inverter whose delay can be adjusted with parallel CMOS transistors whose gates are biased with a voltage control signal that is thermometer coded. The fine-tune stages are followed by coarse delay stages that use gate-level delay. A DCDL controller outputs control signals that are Grey coded and converted to thermometer coded control signals by a Binary-to-Thermometer Decoder. The DCDL circuit block and accompanying Structured ASIC are manufactured on a 28 nm CMOS process lithographic node or smaller. A high speed routing fabric using a balanced binary tree is employed with the DCDL.
摘要翻译：用于结构化ASIC芯片的数字控制延迟线（DCDL）用于将结构化ASIC中的输入或输出信号延迟或退出核心逻辑。 DCDL具有多级配置，在优选实施例中，包括两个精细延迟级，用于使用子门延迟微调微调延迟，该逆变器的延迟可以用并联CMOS晶体管进行调节，并且其栅极通过电压控制信号是温度计编码。微调阶段之后是使用门级延迟的粗略延迟阶段。 DCDL控制器输出灰度编码的控制信号，并通过二进制到温度计解码器转换为温度计编码的控制信号。 DCDL电路块和附带的结构化ASIC是在28nm CMOS工艺光刻节点上制造的。 DCDL采用使用平衡二叉树的高速路由选择。

3. 发明申请

WO2006055791A1 VARIABLE BANDWIDTH FILTER FOR NARROWBAND NOISE REDUCTION AND ADJUSTABLE DELAY UNIT 审中-公开
标题翻译：用于窄带噪声减少和可调节延迟单元的可变带宽滤波器
公开(公告)号：WO2006055791A1
公开(公告)日：2006-05-26
申请号：PCT/US2005/041848
申请日：2005-11-17
申请人： QUALCOMM INCORPORATED , CICCARELLI, Steven , RAGHUPATHY, Arun , BANISTER, Brian C.
发明人： CICCARELLI, Steven , RAGHUPATHY, Arun , BANISTER, Brian C.
IPC分类号： H04B1/10 , H03H17/02 , H03H7/12 , H04B1/707
CPC分类号： H03H17/0009 , H03G3/3052 , H04B1/1036 , H04B1/707
摘要： A technique for noise reduction in a wireless communication system uses controllable bandwidth filters (120) to filter a received signal. In a typical implementation, the filters (120) are used at baseband frequencies. A measurement (RSSI) is indicative of the strength of the received signal. A control circuit (144) generates a control signal (146) to control the bandwidth of the filters (120). If the received signal strength is above a first threshold, a wider bandwidth may be used for the filters (120). If the received signal is below a second threshold, the control circuit (144) generates the control signal (146) to set the filters (120) to a more narrow bandwidth. The bandwidth of the filter is also varied depending on the presence of a narrowband interferer (jammer). An adjustable delay unit ensures a constant group delay between all possible configurations of the filter.
摘要翻译：用于无线通信系统中的降噪技术使用可控带宽滤波器（120）对接收到的信号进行滤波。在典型的实现中，滤波器（120）用于基带频率。测量（RSSI）表示接收信号的强度。控制电路（144）产生控制信号（146）以控制滤波器（120）的带宽。如果接收信号强度高于第一阈值，则可以对滤波器（120）使用更宽的带宽。如果接收信号低于第二阈值，则控制电路（144）产生控制信号（146）以将滤波器（120）设置为更窄的带宽。滤波器的带宽也根据窄带干扰源（干扰信号）的存在而变化。可调节的延迟单元确保过滤器的所有可能配置之间的恒定组延迟。

4. 发明申请

WO1994003973A1 DIGITAL AUDIO SYNCHRONISER 审中-公开
标题翻译：数字音频同步器
公开(公告)号：WO1994003973A1
公开(公告)日：1994-02-17
申请号：PCT/GB1993001612
申请日：1993-07-29
申请人： BRITISH BROADCASTING CORPORATION , TRAVIS, Christopher, Julian
发明人： BRITISH BROADCASTING CORPORATION
IPC分类号： H03H17/04
CPC分类号： H03H17/0009 , H03H17/0294 , H03H17/04
摘要： A digital audio synchroniser includes one or a pair of buffer stores (12, 16) in series with a digital interpolating filter (14). A control circuit (18) detects when there is a "slip" between input and output, requiring loss or addition of a sample, and the filter executes a delay adjustment cycle in response thereto. The filter (14) takes the form of a substantially all-pass infinite-impulse-response filter of recursive form using feedback (Figures 4, 5, 6 or 7) which is found to give subjectively good performance although it introduces a frequency-dependent group delay, is also easy to implement, and has low overall delay.
摘要翻译：数字音频同步器包括与数字内插滤波器（14）串联的一个或一对缓冲存储器（12,16）。控制电路（18）检测在输入和输出之间存在“滑动”的情况，需要损耗或添加样本，并且滤波器响应于此而执行延迟调整周期。滤波器（14）采用反馈（图4,5,6或7）的递推形式的基本全通无限脉冲响应滤波器的形式，其被发现具有主观上良好的性能，尽管它引入频率依赖群延迟，也易于实施，总体延迟较低。

5. 发明申请

WO2016133061A1 位相制御信号生成装置、位相制御信号生成方法及び位相制御信号生成プログラム审中-公开
标题翻译：相控信号生成装置，相控信号生成方法及相控信号生成程序
公开(公告)号：WO2016133061A1
公开(公告)日：2016-08-25
申请号：PCT/JP2016/054366
申请日：2016-02-16
申请人：クラリオン株式会社
发明人：橋本　武志 , 渡邉　哲生 , 森田　英之 , 熊谷　隆富 , 藤田　康弘 , 福江　一智
IPC分类号： H04R3/04 , H04R3/00 , H04S1/00 , H04S5/02
CPC分类号： H04R3/14 , H03H17/0009 , H03H17/0213 , H03H17/08 , H04R3/00 , H04R3/04 , H04R2499/13 , H04S1/00 , H04S3/002 , H04S5/02 , H04S2420/07
摘要：　周波数領域に変換されたオーディオ信号について周波数帯域毎の位相制御信号を生成する位相制御信号生成装置を、所定の周波数帯域毎に伝搬遅延時間を設定変更することが可能な設定変更手段と、設定変更された伝搬遅延時間の設定変更前後の差分値を取得する差分値取得手段と、取得された差分値に基づいて伝搬遅延時間が設定変更された周波数帯域の位相制御量を更新する更新手段と、更新後の位相制御量を用いて周波数領域における位相制御量のスムージング処理を行うことにより周波数帯域毎の位相制御信号を生成する位相制御信号生成手段とを備える構成とする。
摘要翻译：用于为转换成频域的音频信号产生每个频带的相位控制信号的相位控制信号产生装置被配置为具有：设置改变装置，通过该设置改变装置可以改变每个的传播延迟时间的设置规定频带; 差分值获取装置，用于获取其设置已被改变的传播延迟时间的设置改变之前和之后的差值; 更新装置，用于基于所获取的差值更新传播延迟时间的设置已被改变的频带的相位控制量; 以及相位控制信号发生装置，用于通过使用更新的相位控制量平滑频域中的相位控制量来产生每个频带的相位控制信号。

6. 发明申请

WO2014208431A1 伝搬遅延補正装置及び伝搬遅延補正方法审中-公开
标题翻译：传播延迟校正装置和传播延迟校正方法
公开(公告)号：WO2014208431A1
公开(公告)日：2014-12-31
申请号：PCT/JP2014/066222
申请日：2014-06-19
申请人：クラリオン株式会社
发明人：橋本　武志 , 渡邉　哲生 , 藤田　康弘 , 福江　一智
IPC分类号： H04S1/00 , G10L19/00 , H04S5/02
CPC分类号： H04S7/302 , H03H17/0009 , H03H17/0213 , H03H17/08 , H04R3/04 , H04R2499/13 , H04S1/00 , H04S2420/07
摘要：　伝搬遅延補正装置を、オーディオ信号を短時間フーリエ変換することにより周波数スペクトル信号を生成する手段と、所定の周波数帯域毎の伝搬遅延時間を設定する手段と、所定の周波数帯域毎に設定された伝搬遅延時間に基づいて該周波数帯域毎の位相制御量を計算する手段と、計算された所定の周波数帯域毎の位相制御量をスムージング処理することにより所定の位相制御信号を生成する手段と、生成された位相制御信号に基づいて周波数スペクトル信号の位相を所定の周波数帯域毎に制御する手段と、所定の周波数帯域毎に位相制御された周波数スペクトル信号を短時間逆フーリエ変換することにより、伝搬遅延補正されたオーディオ信号を生成する手段と、から構成する。
摘要翻译：传播延迟校正装置包括：用于执行音频信号的短期傅里叶变换的装置，从而产生频谱信号; 用于设置多个预定频带中的每一个的传播延迟时间的装置; 用于根据为每个预定频带设定的传播延迟时间来计算每个这些频带的相位控制量的装置; 用于平滑每个预定频带的所计算的相位控制量的装置，从而产生预定的相位控制信号; 用于根据生成的相位控制信号控制每个预定频带的频谱信号的相位的装置; 以及用于对每个预定频带进行相位控制的频谱信号的短期傅里叶逆变换，从而生成传播延迟校正音频信号的装置。

7. 发明申请

WO2004034624A2 DIGITAL GROUP DELAY COMPENSATOR 审中-公开
标题翻译：数字组延迟补偿器
公开(公告)号：WO2004034624A2
公开(公告)日：2004-04-22
申请号：PCT/US2003/031416
申请日：2003-10-06
申请人： LECROY CORPORATION
发明人： PUPALAIKIS, Peter, J. , LAMARCHE, François
IPC分类号： H04L
CPC分类号： H04L25/03885 , H03H17/0009
摘要： A digital group delay compensation system comprising a digital allpass filter that is utilized in an implementation phase; and a system that generates coefficients for the allpass filter used in the implementation phase such that the overall performance of a system is measured and optimized in a calibration phase.
摘要翻译：一种数字组延迟补偿系统，包括在实现阶段中使用的数字全通滤波器; 以及为实现阶段中使用的全通滤波器生成系数的系统，使得系统的整体性能在校准阶段被测量和优化。

8. 发明申请

WO2014059172A3 DIGITALLY CONTROLLED DELAY LINE FOR A STRUCTURED ASIC HAVING VIA CONFIGURABLE FABRIC FOR HIGH-SPEED INTERFACE 审中-公开
标题翻译：用于高速接口的具有可配置织物的结构化ASIC的数字控制延迟线
公开(公告)号：WO2014059172A3
公开(公告)日：2014-07-24
申请号：PCT/US2013064383
申请日：2013-10-10
申请人： EASIC CORP
发明人： ANDREEV ALEXANDER , GRIBOK SERGEY , SERBAN MARIAN , VERITA MASSIMO , SIM KEE-WEI , LEW KOK-HIN
IPC分类号： H03K5/13
CPC分类号： H03H17/0009 , H03H11/265 , H03K5/131 , H03K2005/00065
摘要： A Digitally Controlled Delay Line (DCDL) for a Structured ASIC chip is used to delaying input or output signals into or out of core logic in a Structured ASIC. The DCDL has a multi-stage configuration that in a preferred embodiment comprises two fine delay stages for fine tuning the delay using sub-gate delay through an inverter whose delay can be adjusted with parallel CMOS transistors whose gates are biased with a voltage control signal that is thermometer coded. The fine-tune stages are followed by coarse delay stages that use gate-level delay. A DCDL controller outputs control signals that are Grey coded and converted to thermometer coded control signals by a Binary-to-Thermometer Decoder. The DCDL circuit block and accompanying Structured ASIC are manufactured on a 28 nm CMOS process lithographic node or smaller. A high speed routing fabric using a balanced binary tree is employed with the DCDL.
摘要翻译：用于结构化ASIC芯片的数字控制延迟线（DCDL）用于将输入或输出信号延迟进入或离开结构化ASIC中的核心逻辑。 DCDL具有多级配置，其在优选实施例中包括两个精细延迟级，用于通过逆变器使用子栅极延迟来微调延迟，所述逆变器的延迟可以利用并联CMOS晶体管来调整，所述并联CMOS晶体管的栅极被电压控制信号是温度计编码。微调阶段之后是使用门级延迟的粗略延迟阶段。 DCDL控制器输出格雷编码的控制信号并通过二进制到温度计解码器转换为温度计编码的控制信号。 DCDL电路模块和随附的结构化ASIC是在28 nm CMOS工艺光刻节点或更小的节点上制造的。 DCDL采用了使用平衡二叉树的高速路由结构。

9. 发明申请

WO2003036794A1 MULTI-BIT TIME DELAY ADJUSTER UNIT FOR HIGH RF APPLICATIONS AND METHOD 审中-公开
标题翻译：用于高频应用和方法的多位时间延迟调节器单元
公开(公告)号：WO2003036794A1
公开(公告)日：2003-05-01
申请号：PCT/SE2002/001709
申请日：2002-09-23
申请人： TELEFONAKTIEBOLAGET LM ERICSSON (publ) , ZHOU, Shu-Ang
发明人： ZHOU, Shu-Ang
IPC分类号： H03H7/30
CPC分类号： H03H17/0009
摘要： In the present invention a multi-bit time-delay adjuster using Radio Frequency (RF) MicroElectroMechanical (MEM) switches is disclosed for applications in MCPAs with feed-forward linearization technique. The MEM switching system used in the multi-bit time-delay adjuster makes it possible to automatic control the time-delay match with very high precision required in feed-forward MultiCarrier Power Amplifiers (MCPA), instead of a manual trimming process. A searching process suitable for the automatic control of time-delay match is also introduced and demonstrated by an example of a four-bit time-delay adjuster.
摘要翻译：在本发明中，公开了一种使用射频（RF）微电子机械（MEM）开关的多位时间延迟调节器，用于具有前馈线性化技术的MCPA中的应用。在多位延时调节器中使用的MEM切换系统使得可以以前馈多载波功率放大器（MCPA）所需的非常高的精度自动控制时间延迟匹配，而不是手动修整过程。还引入了适用于时间延迟匹配的自动控制的搜索过程，并且通过四位时间延迟调整器的示例来进行演示。

10. 发明申请

WO1988002955A1 CIRCUIT FOR DELAYING A DIGITAL SIGNAL 审中-公开
标题翻译：延迟数字信号的电路
公开(公告)号：WO1988002955A1
公开(公告)日：1988-04-21
申请号：PCT/EP1987000571
申请日：1987-10-05
申请人： DEUTSCHE THOMSON-BRANDT GMBH
发明人： DEUTSCHE THOMSON-BRANDT GMBH , GUILLON, Jean-Claude , VON UMBSCHEIDEN, Hans-Georg
IPC分类号： H03K05/135
CPC分类号： H04N9/64 , H03H17/0009 , H03K5/135 , H03K5/15066
摘要： A circuit delays a digital signal by means of shift registers. The digital signal is first stored at a high clock frequency (CK1) in an intermediate memory (21), after which it is alternately stored in intermediate memories (L2, L3) by means of half-clock frequency (CK1/2) synchronisation signals, displaced by a half-clock period. The outputs of these memories (L2, L3) are each connected to the inputs of a shift register (FIFO1, FIFO2). The signals, after a predefinable time, are again extracted by reading cycles (CKR1, CKR2) and each fed to an intermediate memory (L4, L5) which is also read at a clock frequency (CK1/2). The intermediate memory outputs (L4, L5) are connected to the inputs of a multiplex (MUX) circuit, which again reverses the initially-effected breakdown of the signals into two signal channels, and again inserts the signal in the correct sequence.

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