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    • 5. 发明授权
      US5789953A Clock signal generator providing non-integer frequency multiplication 失效
    • Clock signal generator providing non-integer frequency multiplication
    • 时钟信号发生器提供非整数倍频
    • US5789953A
    • 1998-08-04
    • US655344
    • 1996-05-29
    • Mario F. Au , Eugene D. Wang
    • Mario F. Au , Eugene D. Wang
    • H03K5/00 , H02M5/40 , H03K3/78
    • H03K5/00006
    • A clock signal generator or frequency multiplier generates an output signal having a frequency which is a non-integer multiple of an input signal frequency. One clock signal generator contains one or more shift registers. A signal generated from a logical combination of bits from the shift registers transitions from high to low or low to high as values in the shift registers shift. The transitions have a pattern which repeats each time values in the shift registers return to their initial states and the initial states stored in the shift registers control the number of transitions per repetition. The frequency of the combined signal is the frequency of the input signal times the ratio of the number of transitions per repetition to the number of shifts per repetition. One embodiment of the invention provides a 1.33x multiple of an input clock signal. Using a 1.33x multiple of a nominally highest frequency input clock signal from a set of input clock signals provides an output clock signal having a frequency greater than any input clock signal in the set even if the frequencies of the input clock signals vary from their nominal frequencies by up to 10%.
    • 时钟信号发生器或倍频器产生具有输入信号频率的非整数倍的频率的输出信号。 一个时钟信号发生器包含一个或多个移位寄存器。 从移位寄存器的位的逻辑组合产生的信号从移位寄存器中的值移位，从高到低转换为高。 转换具有每次重复移位寄存器中的值返回到其初始状态的模式，并且存储在移位寄存器中的初始状态控制每次重复的转换次数。 组合信号的频率是输入信号的频率乘以每个重复的转换次数与每次重复的移位数的比率。 本发明的一个实施例提供输入时钟信号的1.33倍。 使用来自一组输入时钟信号的名义上最高频率输入时钟信号的1.33倍倍数，即使输入时钟信号的频率从标称值变化，提供具有大于该组中的任何输入时钟信号的频率的输出时钟信号 频率高达10％。
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    • 7. 发明授权
      US5630109A Apparatus for processing of a series of timing signals 失效
    • Apparatus for processing of a series of timing signals
    • 用于处理一系列定时信号的装置
    • US5630109A
    • 1997-05-13
    • US487371
    • 1995-06-07
    • Dieter E. Staiger
    • Dieter E. Staiger
    • G01R31/3183 , G01R31/319 , H03K3/64 , H03K3/78 , G06F1/04
    • H03K3/78 , G01R31/31922
    • A frequency and timing generator is presented with high accuracy and frequency resolution and no switching time between different timing cycles for a wide applicable frequency range, wherein the repetition rate of the timing cycles is not limited by the processing speed of the components. The frequency and timing generator according to the invention is accomplished by an apparatus for parallel processing of a series of timing signals comprising at least one processing unit for processing and calculating time values from timing parameters representing the series of timing signals, an output unit for outputting the series of timing signals, and an input unit for inputting the timing parameters. The sequences of n successive timing parameters to be parallelly processed are distributable by the input unit to n processing units. A first time value from a first one of the timing parameters is calculatable by a first one of the processing units, and a succesive time value is calculatable by a succesive one of the processing units from the corresponding successive timing parameter of the sequence and the calculated time value of the respective preceding timing parameter.
    • 频率和定时发生器在宽适用频率范围内以高精度和频率分辨率呈现不同定时周期之间的切换时间，其中定时周期的重复率不受组件的处理速度的限制。 根据本发明的频率和定时发生器由一种用于并行处理一系列定时信号的装置来实现，该装置包括至少一个处理单元，用于从表示一系列定时信号的定时参数处理和计算时间值;输出单元，用于输出 一系列定时信号，以及用于输入定时参数的输入单元。 要并行处理的n个连续定时参数的序列可由输入单元分配到n个处理单元。 来自第一个定时参数的第一时间值可由处理单元中的第一个计算，并且随后的时间值可由来自该序列的相应连续定时参数的处理单元中的一个处理单元计算， 时间值。
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    • 10. 发明授权
      US5390192A High-speed pattern generator 失效
    • High-speed pattern generator
    • 高速图案发生器
    • US5390192A
    • 1995-02-14
    • US801308
    • 1991-12-02
    • Takanori Fujieda
    • Takanori Fujieda
    • H03K3/78 , G01R31/28 , G01R31/3181 , G06F11/00
    • G01R31/31813
    • A high speed pattern generator includes a programmable counter, n pattern generating circuits, a multiplexer and a control memory. The programmable counter divides a frequency of a system clock signal by n (n.gtoreq.2) to thereby generate a clock signal having a frequency of 1/n of the frequency of the system clock and a select signal representative of a count output of said programmable counter. The n pattern generating circuits operate at a frequency determined by the clock signal and produce a pattern signal as a function. A multiplexer converts patterns generated by the n pattern generating circuits into a time-serial pattern in response to the select signal for sequentially selecting outputs of the n pattern generating circuits to thereby output a fast pattern. A control memory which operates at a frequency determined by the clock signal produces a control signal to periodically switch a frequency division ratio of the programmable counter between a plurality of ratios. When the frequency division ratio is changed, generation of any dummy pattern can be suppressed.
    • 高速模式发生器包括可编程计数器，n个模式产生电路，多路复用器和控制存储器。 可编程计数器将系统时钟信号的频率除以n（n> / = 2），从而生成具有系统时钟的频率的1 / n的频率的时钟信号和表示系统时钟的计数输出的选择信号 所述可编程计数器。 n个图案生成电路以由时钟信号确定的频率工作，并且产生作为功能的图案信号。 复用器响应于用于顺序地选择n个图案生成电路的输出的选择信号，将由n个图案生成电路生成的图案转换为时间串行图案，从而输出快速图案。 以由时钟信号确定的频率工作的控制存储器产生控制信号，以周期性地切换多个比率之间的可编程计数器的分频比。 当分频比改变时，可以抑制任何虚拟图案的产生。
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