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1. 发明授权

US07392275B2 Method and apparatus for performing efficient transformations with horizontal addition and subtraction 有权
标题翻译：用水平加法和减法进行有效转换的方法和装置
公开(公告)号：US07392275B2
公开(公告)日：2008-06-24
申请号：US10611326
申请日：2003-06-30
申请人： William W. Macy , Eric Debes , Minerva Yeung , Yen-Kuang Chen , Patrice Roussel
发明人： William W. Macy , Eric Debes , Minerva Yeung , Yen-Kuang Chen , Patrice Roussel
IPC分类号： G06F17/15
CPC分类号： G06F9/3885 , G06F9/3001 , G06F9/30014 , G06F9/30018 , G06F9/30025 , G06F9/30032 , G06F9/30036 , G06F9/30109 , G06F17/147 , G06F17/15
摘要： A method and apparatus for including in a processor instructions for performing horizontal intra-add operations on packed data. One embodiment of the processor is coupled to a memory. The memory has stored therein at least a first packed data. The processor performs operations on data elements in the first packed data to generate a plurality of data elements in a second packed data in response to receiving an instruction. At least two of the plurality of data elements in the second packed data store the results of an intra-add operation, at least one of these results coming from the operation on data elements of the first packed data. One embodiment of a software method utilizes horizontal intra-add instructions for performing butterfly computations as may be employed, for example, in Walsh-Hadamard transforms or in Fast-Fourier Transforms.
摘要翻译：一种用于在处理器中包括用于对打包数据执行水平加载操作的指令的方法和装置。处理器的一个实施例耦合到存储器。存储器至少存储有第一打包数据。处理器对第一打包数据中的数据元素执行操作，以响应于接收到指令而在第二打包数据中生成多个数据元素。第二打包数据中的多个数据元素中的至少两个存储加入内操作的结果，这些结果中的至少一个来自对第一打包数据的数据元素的操作。软件方法的一个实施例利用例如在沃尔什 - 哈达玛（Walsh-Hadamard）变换或快速傅里叶变换中可以采用的用于执行蝶形运算的水平内插指令。

2. 发明授权

US07395302B2 Method and apparatus for performing horizontal addition and subtraction 有权
标题翻译：执行水平加法和减法的方法和装置
公开(公告)号：US07395302B2
公开(公告)日：2008-07-01
申请号：US10610784
申请日：2003-06-30
申请人： William W. Macy , Eric Debes , Mark J. Buxton , Patrice Roussel , Julien Sebot , Huy V. Nguyen
发明人： William W. Macy , Eric Debes , Mark J. Buxton , Patrice Roussel , Julien Sebot , Huy V. Nguyen
IPC分类号： G06F7/50
CPC分类号： G06F9/3001 , G06F9/30018 , G06F9/30025 , G06F9/30032 , G06F9/30036 , G06F9/3885 , G06F17/142 , G06F17/147
摘要： A method and apparatus for including in a processor instructions for performing horizontal intra-add operations on packed data. One embodiment of the processor is coupled to a memory. The memory has stored therein at least a first packed data. The processor performs operations on data elements in the first packed data to generate a plurality of data elements in a second packed data in response to receiving an instruction. At least two of the plurality of data elements in the second packed data store the results of an intra-add operation, at least one of these results coming from the operation on data elements of the first packed data. One embodiment of a software method utilizes horizontal intra-add instructions for performing butterfly computations as may be employed, for example, in Walsh-Hadamard transforms or in Fast-Fourier Transforms.
摘要翻译：一种用于在处理器中包括用于对打包数据执行水平加载操作的指令的方法和装置。处理器的一个实施例耦合到存储器。存储器至少存储有第一打包数据。处理器对第一打包数据中的数据元素执行操作，以响应于接收到指令而在第二打包数据中生成多个数据元素。第二打包数据中的多个数据元素中的至少两个存储加入内操作的结果，这些结果中的至少一个来自对第一打包数据的数据元素的操作。软件方法的一个实施例利用例如在沃尔什 - 哈达玛（Walsh-Hadamard）变换或快速傅里叶变换中可以采用的用于执行蝶形运算的水平内插指令。

3. 发明申请

US20130013896A1 LOAD/MOVE AND DUPLICATE INSTRUCTIONS FOR A PROCESSOR 有权
标题翻译：处理器的负载/移动和双重指令
公开(公告)号：US20130013896A1
公开(公告)日：2013-01-10
申请号：US13620194
申请日：2012-09-14
申请人： Patrice Roussel
发明人： Patrice Roussel
IPC分类号： G06F9/30
CPC分类号： G06F9/3001 , G06F9/30032 , G06F9/30036 , G06F9/30043
摘要： A method includes, in a processor, loading/moving a first portion of bits of a source into a first portion of a destination register and duplicate that first portion of bits in a subsequent portion of the destination register.
摘要翻译：一种方法包括在处理器中将源的位的第一部分加载/移动到目的地寄存器的第一部分中，并且复制目的地寄存器的后续部分中的位的第一部分。

4. 发明授权

US06961845B2 System to perform horizontal additions 失效
标题翻译：系统执行水平添加
公开(公告)号：US06961845B2
公开(公告)日：2005-11-01
申请号：US10193645
申请日：2002-07-09
申请人： Patrice Roussel
发明人： Patrice Roussel
IPC分类号： G06F9/302
CPC分类号： G06F9/30036 , G06F9/3001
摘要： A method and apparatus for including in a processor instructions for performing intra-add operations on packed data. In one embodiment, a processor is coupled to a memory. The memory has stored therein a first packed data. The processor performs operations on data elements in the first packed data to generate a plurality of data elements in a second packed data in response to receiving an instruction. At least two of the plurality of data elements in the second packed data store the result of an intra-add operation on data elements in the first packed data.
摘要翻译：一种用于在处理器中包括用于对打包数据执行加入内操作的指令的方法和装置。在一个实施例中，处理器耦合到存储器。存储器中存储有第一打包数据。处理器对第一打包数据中的数据元素执行操作，以响应于接收到指令而在第二打包数据中生成多个数据元素。第二打包数据中的多个数据元素中的至少两个存储第一打包数据中的数据元素的加入内操作的结果。

5. 发明授权

US06292815B1 Data conversion between floating point packed format and integer scalar format 失效
标题翻译：浮点打包格式与整数标量格式之间的数据转换
公开(公告)号：US06292815B1
公开(公告)日：2001-09-18
申请号：US09069796
申请日：1998-04-30
申请人： Mohammad A. F. Abdallah , Hsien-Cheng E. Hsieh , Thomas R. Huff , Vladimir Pentkovski , Patrice Roussel , Shreekant S. Thakkar
发明人： Mohammad A. F. Abdallah , Hsien-Cheng E. Hsieh , Thomas R. Huff , Vladimir Pentkovski , Patrice Roussel , Shreekant S. Thakkar
IPC分类号： G06F9302
CPC分类号： G06T1/20 , H03M7/24
摘要： A method and instruction for converting a number between a floating point format and an integer format are described. Numbers are stored in the integer format in a register of a first set of architectural registers in a scalar format. At least one of the numbers in the scalar format is converted to a number in the floating point format. The number in the floating point format is placed in a register of a second set of architectural registers in a packed format.
摘要翻译：描述用于在浮点格式和整数格式之间转换数字的方法和指令。数字以整数格式存储在标量格式的第一组架构寄存器的寄存器中。标量格式中的至少一个数字将以浮点格式转换为数字。浮点格式的数字以打包格式放置在第二组结构寄存器的寄存器中。

6. 发明授权

US06247116B1 Conversion from packed floating point data to packed 16-bit integer data in different architectural registers 失效
标题翻译：从打包浮点数据转换为不同体系结构寄存器中的16位整数数据
公开(公告)号：US06247116B1
公开(公告)日：2001-06-12
申请号：US09071001
申请日：1998-04-30
申请人： Mohammad A. F. Abdallah , Hsien-Cheng E. Hsieh , Thomas R. Huff , Vladimir Pentkovski , Patrice Roussel , Shreekant S. Thakkar
发明人： Mohammad A. F. Abdallah , Hsien-Cheng E. Hsieh , Thomas R. Huff , Vladimir Pentkovski , Patrice Roussel , Shreekant S. Thakkar
IPC分类号： G06F0900
CPC分类号： G06F9/3013 , G06F9/30025 , G06F9/30036 , G06F9/30109
摘要： A method and instruction for converting a number from a floating point format to an integer format are described. Numbers are stored in the floating point format in a register of a first set of architectural registers in a packed format. At least one of the numbers in the floating point format is converted to at least one 16-bit number in the integer format. The 16-bit number in the integer format is placed in a register of a second set of architectural registers in the packed format.
摘要翻译：描述用于将数字从浮点格式转换为整数格式的方法和指令。数字以浮点格式存储在打包格式的第一组结构寄存器的寄存器中。浮点格式中的至少一个数字将以整数格式转换为至少一个16位数。整数格式的16位数字以打包格式放置在第二组体系结构寄存器的寄存器中。

7. 发明授权

US08200941B2 Load/move duplicate instructions for a processor 有权
标题翻译：加载/移动处理器的重复说明
公开(公告)号：US08200941B2
公开(公告)日：2012-06-12
申请号：US13088198
申请日：2011-04-15
申请人： Patrice Roussel
发明人： Patrice Roussel
IPC分类号： G06F9/00
CPC分类号： G06F9/3001 , G06F9/30032 , G06F9/30036 , G06F9/30043
摘要： A method includes, in a processor, loading/moving a first portion of bits of a source into a first portion of a destination register and duplicate that first portion of bits in a subsequent portion of the destination register.
摘要翻译：一种方法包括在处理器中将源的位的第一部分加载/移动到目的地寄存器的第一部分中，并且复制目的地寄存器的后续部分中的位的第一部分。

8. 发明申请

US20110258418A1 Load/Move Duplicate Instructions for a Processor 有权
公开(公告)号：US20110258418A1
公开(公告)日：2011-10-20
申请号：US13088198
申请日：2011-04-15
申请人： Patrice Roussel
发明人： Patrice Roussel
IPC分类号： G06F9/302 , G06F9/315 , G06F9/312
CPC分类号： G06F9/3001 , G06F9/30032 , G06F9/30036 , G06F9/30043
摘要： A method includes, in a processor, loading/moving a first portion of bits of a source into a first portion of a destination register and duplicate that first portion of bits in a subsequent portion of the destination register.

9. 发明授权

US06970994B2 Executing partial-width packed data instructions 有权
标题翻译：执行部分宽度打包的数据指令
公开(公告)号：US06970994B2
公开(公告)日：2005-11-29
申请号：US09852217
申请日：2001-05-08
申请人： Mohammad Abdallah , James Coke , Vladimir Pentkovski , Patrice Roussel , Shreekant S. Thakkar
发明人： Mohammad Abdallah , James Coke , Vladimir Pentkovski , Patrice Roussel , Shreekant S. Thakkar
IPC分类号： G06F9/30 , G06F9/302 , G06F9/318
CPC分类号： G06F9/3875 , G06F9/30014 , G06F9/30036 , G06F9/30112 , G06F9/3013 , G06F9/30134 , G06F9/30145 , G06F9/30167 , G06F9/3017 , G06F9/30181 , G06F9/30196 , G06F9/384 , G06F9/3885
摘要： A method and apparatus for executing partial-width packed data instructions are discussed. The processor may include a plurality of registers, a register renaming unit, a decoder, and a partial-width execution unit. The register renaming unit provides an architectural register file to store packed data operands each of which include a plurality of data elements. The decoder is to decode a first and second set of instructions that each specify one or more registers in the architectural register file. The first set of instructions specify operations to be performed on all of the data elements stored in the one or more specified registers. In contrast, the second set of instructions specify operations to be performed on only a subset of the data elements. The partial-width execution unit is to execute operations specified by either of the first or the second set of instructions.
摘要翻译：讨论了用于执行部分宽度打包数据指令的方法和装置。处理器可以包括多个寄存器，寄存器重命名单元，解码器和部分宽度执行单元。寄存器重命名单元提供架构寄存器文件以存储打包数据操作数，每个数据操作数包括多个数据元素。解码器是对第一和第二组指令进行解码，每组指令在架构寄存器文件中指定一个或多个寄存器。第一组指令指定要对存储在一个或多个指定寄存器中的所有数据元素执行的操作。相比之下，第二组指令指定仅对数据元素的子集执行的操作。部分宽度执行单元是执行由第一组或第二组指令指定的操作。

10. 发明授权

US06687810B2 Method and apparatus for staggering execution of a single packed data instruction using the same circuit 有权
标题翻译：用于使用相同电路交错执行单个打包数据指令的方法和装置
公开(公告)号：US06687810B2
公开(公告)日：2004-02-03
申请号：US10164976
申请日：2002-06-06
申请人： Patrice Roussel , Glenn J. Hinton , Shreekant S. Thakkar , Brent R. Boswell , Karol F. Menezes
发明人： Patrice Roussel , Glenn J. Hinton , Shreekant S. Thakkar , Brent R. Boswell , Karol F. Menezes
IPC分类号： G06F1500
CPC分类号： G06F9/30014 , G06F9/30036 , G06F9/3826 , G06F9/3828 , G06F9/3875 , G06F9/3885
摘要： A method and apparatus are disclosed for staggering execution of an instruction. According to one embodiment of the invention, a single macro instruction is received wherein the single macro instruction specifies at least two logical registers and wherein the two logical registers respectively store a first and second packed data operands having corresponding data elements. An operation specified by the single macro instruction is then performed independently on a first and second plurality of the corresponding data elements from said first and second packed data operands at different times using the same circuit to independently generate a first and second plurality of resulting data elements. The first and second plurality of resulting data elements are stored in a single logical register as a third packed data operand.
摘要翻译：公开了一种用于交错执行指令的方法和装置。根据本发明的一个实施例，接收单个宏指令，其中单个宏指令指定至少两个逻辑寄存器，并且其中两个逻辑寄存器分别存储具有相应数据元素的第一和第二压缩数据操作数。然后，使用相同的电路，在来自所述第一和第二打包数据操作数的第一和第二多个相应数据元素上独立地执行由单个宏指令指定的操作，以独立地生成第一和第二多个结果数据元素。第一和第二多个结果数据元素作为第三打包数据操作数存储在单个逻辑寄存器中。

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