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1. 发明授权

US5978957A Very fast pipelined shifter element with parity prediction 失效
标题翻译：具有奇偶校验预测的非常快速的流水线移位器元件
公开(公告)号：US5978957A
公开(公告)日：1999-11-02
申请号：US765003
申请日：1997-07-14
申请人： Wilhelm Haller , Klaus Getzlaff , Erwin Pfeffer , Ute Gaertner , Gunter Gerwig
发明人： Wilhelm Haller , Klaus Getzlaff , Erwin Pfeffer , Ute Gaertner , Gunter Gerwig
IPC分类号： G06F11/10 , G06F5/01
CPC分类号： G06F5/015 , G06F11/10
摘要： A shifting structure and method which separates a shifting operation into partial shifts which may be executed in different pipeline staged is described herein. In a first pipe stage, an operand is read out and at least one partial shift is accomplished by placing the operand or parts thereof into registers coupled to a shift unit. The shift unit, in a second pipe stage, finalizes the shifting operation executing the remaining partial shifts, thereby reducing the time required for the total shifting operation. A control string is derived in the shift unit based on the shift amount to correct the output of the shifted result as well as providing for parity prediction therefor.
摘要翻译： PCT No.PCT / EP95 / 01456 Sec。 371日期1997年7月14日 102（e）日期1997年7月14日PCT提交1995年4月18日PCT公布。公开号WO96 / 33455 日期1996年10月24日这里描述了将移动操作分离成可以在不同流水线分段中执行的部分班次的换档结构和方法。在第一管道级中，读出操作数，并且通过将操作数或其部分放入耦合到移位单元的寄存器来实现至少一个部分移位。在第二管段中的换档单元完成执行剩余部分换挡的换档操作，从而减少了总换档操作所需的时间。基于移位量，在移位单元中导出控制串，以校正移位结果的输出以及为此进行奇偶校验。

2. 发明授权

US5875123A Carry-select adder with pre-counting of leading zero digits 失效
标题翻译：进位选择加法器，前置零位预计数
公开(公告)号：US5875123A
公开(公告)日：1999-02-23
申请号：US765419
申请日：1997-05-13
申请人： Son Dao Trong , Gunter Gerwig , Klaus Getzlaff , Wilhelm Haller
发明人： Son Dao Trong , Gunter Gerwig , Klaus Getzlaff , Wilhelm Haller
IPC分类号： G06F7/485 , G06F7/00 , G06F7/50 , G06F7/507 , G06F7/74 , G06F7/42
CPC分类号： G06F7/74 , G06F7/485
摘要： A method and apparatus for the determination of leading zero digits of a sum is presented herein. The technique incorporates the parallel determination of partial sums of single digits accounting for the possibility of carries and on the basis thereof the pre-determination of potential zero digits or potential leading zero digits. Upon the establishment of a correct partial sum, the potential zero digits are selected and evaluated thereby determining the leading zero digits. The invention may be implemented in an adder in parallel or via a hierarchical structure. The parallelism permits time-savings in the determination of a normalized sum. The invention is preferably incorporated into adders, floating point computing units and/or data processing units.
摘要翻译： PCT No.PCT / EP95 / 01455 Sec。 371日期1997年5月13日 102（e）日期1997年5月13日PCT提交1995年4月18日PCT公布。公开号WO96 / 33456 日期1996年10月24日本文给出了用于确定和的前导零数字的方法和装置。该技术包含了对携带可能性的单位数部分和的并行确定，并且在此基础上预先确定了潜在的零位或潜在的前导零位。在建立正确的部分和时，选择和评估潜在的零数字，从而确定前导零数字。本发明可以并行地或通过分层结构在加法器中实现。并行性允许在确定归一化总和时节省时间。本发明优选地结合到加法器，浮点计算单元和/或数据处理单元中。

3. 发明授权

US5473574A Multi-port static random access memory with fast write-thru scheme 失效
标题翻译：具有快速写入方案的多端口静态随机存取存储器
公开(公告)号：US5473574A
公开(公告)日：1995-12-05
申请号：US14031
申请日：1993-02-05
申请人： Rainer Clemen , Klaus Getzlaff
发明人： Rainer Clemen , Klaus Getzlaff
IPC分类号： G11C11/41 , G11C8/16 , G11C8/00
CPC分类号： G11C8/16
摘要： A fast write-thru scheme is proposed for use in a multi-port static random access memory. This is achieved by operating the read and write ports of the SRAM circuitry in two separate but interleaved stages. In a first stage, a write path is set up comprising a write address decoder, an AND gate connected to a clock signal, the AND gate enabling a write port coupled to the latch of a memory cell. In the second stage, a read path is set up comprising a read address decoder selecting a read port, through which data is read from the cell latch to a data out buffer. To minimize the write-thru access time, the synchronous read path controlled by the read address is interleaved with the write path triggered by a write clock (CE), so that the read address is delayed with respect to the clock and the write addresses. Thus the write-thru access time becomes independent from the write time needed for overwriting the multi-port SRAM cell and equal to the read address access time achieved in a fully static or synchronous read operation.
摘要翻译：提出了一种用于多端口静态随机存取存储器的快速写入方案。这是通过将SRAM电路的读和写端口操作在两个单独但交错的级中来实现的。在第一阶段，设置写入路径，其包括写入地址解码器，连接到时钟信号的与门，该与门使能耦合到存储器单元的锁存器的写入端口。在第二阶段中，设置读取路径，该读取路径包括选择读取端口的读取地址解码器，通过该读取端口将数据从单元锁存器读取到数据输出缓冲器。为了最小化写入访问时间，由读取地址控制的同步读取路径与由写入时钟（CE）触发的写入路径交错，使得读取地址相对于时钟和写入地址被延迟。因此，写入访问时间与覆盖多端口SRAM单元所需的写入时间无关，并且等于在完全静态或同步读取操作中实现的读取地址访问时间。

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