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1. 发明授权

US06818462B1 METHOD OF DETERMINING THE ACTIVE REGION WIDTH BETWEEN SHALLOW TRENCH ISOLATION STRUCTURES USING A C-V MEASUREMENT TECHNIQUE FOR FABRICATING A FLASH MEMORY SEMICONDUCTOR DEVICE AND A DEVICE THEREBY FORMED 失效
标题翻译：使用C-V测量技术确定闪存隔离结构之间的活性区域宽度的方法，用于制造闪速存储器半导体器件及其形成的器件
公开(公告)号：US06818462B1
公开(公告)日：2004-11-16
申请号：US10224028
申请日：2002-08-19
申请人： Tien-Chun Yang , Nian Yang , Zhigang Wang
发明人： Tien-Chun Yang , Nian Yang , Zhigang Wang
IPC分类号： H01L2166
CPC分类号： H01L22/34 , H01L2924/0002 , H01L2924/00
摘要： A method of determining the active region width (10) of an active region (4) by measuring the respective capacitance values (C100, C100′, C100″) of respective composite capacitance structures (100, 100′, 100″), respectively comprising at least one capacitor element(16, 17, 18; 16′, 17′, 18″; 16″, 17″, 18″) having respective predetermined widths (Wi) for fabricating a flash memory semiconductor device, and a device thereby fabricated. The present method also comprises plotting the respective capacitance values (C100, C100′, C100″) as a quasi-linear function (CW) of the respective predetermined widths (Wi), extrapolating a calibration term (WC=0) from the quasi-linear function (CW), and subtracting the calibration term (WC=0) from the respective predetermined widths (Wi) to define and constrain the active region width (10) for facilitating device fabrication.
摘要翻译：通过测量各个复合电容结构（100,100'，100“）的各个电容值（C100，C100'，C100”）来确定有源区域（4）的有源区宽度（10）的方法，分别包括至少一个电容器元件（16,17,18; 16'，17“，18”，16“，17”，18“），其具有用于制造闪速存储器半导体器件的各自的预定宽度，以及由此制造的装置。本方法还包括将各个电容值（C100，C100'，C100“）绘制为各个预定宽度（Wi）的准线性函数（CW），从准准则中外推校准项（WC = 0）线性函数（CW），并从相应的预定宽度（Wi）减去校准项（WC = 0），以限定和约束有源区宽度（10）以便于器件制造。

2. 发明授权

US06859748B1 Test structure for measuring effect of trench isolation on oxide in a memory device 有权
标题翻译：沟槽隔离对存储器件中氧化物的影响的测试结构
公开(公告)号：US06859748B1
公开(公告)日：2005-02-22
申请号：US10190420
申请日：2002-07-03
申请人： Nian Yang , Zhigang Wang , Tien-Chun Yang
发明人： Nian Yang , Zhigang Wang , Tien-Chun Yang
IPC分类号： H01L23/544 , G01R27/29 , G01S31/00
CPC分类号： H01L22/34
摘要： An apparatus for measuring effects of isolation processes (280) on an oxide layer (286) in a memory device (255) is described. In one embodiment, the apparatus comprises a structure (110) comprised of an array (110c) of memory devices (255). A testing unit (120) is coupled with the structure (110). The testing unit (120) is for performing various electrical tests on the array (110c) of memory devices (255). The testing unit (120) is also for providing data regarding each memory device (255) in the array (110c) of memory devices (255). An analyzer (120) is coupled with the structure (110) for analyzing results of the various electrical tests. This determines the condition of the oxide layer (286) of each memory device (255) in the array of memory devices (110c).
摘要翻译：描述了用于测量隔离过程（280）对存储器件（255）中的氧化物层（286）的影响的装置。在一个实施例中，该装置包括由存储器件（255）的阵列（110c）组成的结构（110）。测试单元（120）与结构（110）耦合。测试单元（120）用于在存储器件（255）的阵列（110c）上执行各种电测试。测试单元（120）还用于提供关于存储器件（255）的阵列（110c）中的每个存储器件（255）的数据。分析器（120）与结构（110）耦合，用于分析各种电气测试的结果。这决定了存储器件阵列（110c）中每个存储器件（255）的氧化物层（286）的状态。

3. 发明授权

US06759295B1 METHOD OF DETERMINING THE ACTIVE REGION WIDTH BETWEEN SHALLOW TRENCH ISOLATION STRUCTURES USING A GATE CURRENT MEASUREMENT TECHNIQUE FOR FABRICATING A FLASH MEMORY SEMICONDUCTOR DEVICE AND DEVICE THEREBY FORMED 有权
标题翻译：使用栅极电流测量技术确定闪存隔离结构之间的活动区域宽度的方法，用于制造闪速存储器半导体器件及其形成的器件
公开(公告)号：US06759295B1
公开(公告)日：2004-07-06
申请号：US10224737
申请日：2002-08-20
申请人： Tien-Chun Yang , Nian Yang , Zhigang Wang
发明人： Tien-Chun Yang , Nian Yang , Zhigang Wang
IPC分类号： H01I21336
CPC分类号： H01L22/34 , H01L2924/0002 , H01L2924/00
摘要： A method of determining the active region width (10) of an active region (4) by measuring the respective gate currents (Ig,100, Ig,100′, Ig,100″) of respective composite capacitance structures (100, 100′, 100″), respectively comprising at least one capacitor element (16, 17, 18; 16′, 17′, 18″; 16″, 17″, 18″) having respective predetermined widths (Wi) for fabricating a flash memory semiconductor device, and a device thereby fabricated. The present method also comprises plotting the respective gate currents (Ig,100, Ig,100 ′, Ig,100″) as a quasi-linear function (IW) of the respective predetermined widths (Wi), extrapolating a calibration term (WI=0) from the quasi-linear function (IW), and subtracting the calibration term (WIg=0) from the respective predetermined widths (Wi) to define and constrain the active region width (10) for facilitating device fabrication.
摘要翻译：通过测量各个复合电容结构（100,100'）的相应栅极电流（Ig，100，Ig，100'，Ig，100“）来确定有源区（4）的有源区宽度（10）的方法，，100“），分别包括至少一个具有相应预定宽度（Wi）的电容器元件（16,17,18; 16'，17”，18“，16”，17“，18”），制造闪速存储器半导体器件，以及由此制造的器件。本方法还包括将相应的栅极电流（Ig，100，Ig，100'，Ig，100“）绘制为各个预定宽度（Wi）的准线性函数（IW），外推校准项 = 0），并从相应的预定宽度（Wi）减去校准项（WIg = 0），以限定和约束有源区宽度（10）以便于器件制造。

4. 发明授权

US06756806B1 Method of determining location of gate oxide breakdown of MOSFET by measuring currents 有权
标题翻译：通过测量电流确定MOSFET栅极氧化物击穿位置的方法
公开(公告)号：US06756806B1
公开(公告)日：2004-06-29
申请号：US10113017
申请日：2002-03-28
申请人： Nian Yang , Zhigang Wang , Tien-Chun Yang
发明人： Nian Yang , Zhigang Wang , Tien-Chun Yang
IPC分类号： G01R3106
CPC分类号： G01R31/2621 , G01R31/2623 , G01R31/275
摘要： A method of determining the location of the breakdown in the gate oxide of a MOSFET is disclosed. Additionally, the method determines the location of the breakdown in a manner that is convenient to use and can be easily employed. The method will determine whether there is a breakdown in the gate oxide. If there is a breakdown, the method will enable determination of the location of the breakdown in the gate oxide.
摘要翻译：公开了一种确定MOSFET栅极氧化层中击穿位置的方法。此外，该方法以易于使用并且可以容易地使用的方式确定击穿的位置。该方法将确定栅极氧化物是否有故障。如果存在故障，则该方法将能够确定栅极氧化物中的击穿位置。

5. 发明授权

US06731130B1 Method of determining gate oxide thickness of an operational MOSFET 有权
标题翻译：确定工作MOSFET栅极氧化物厚度的方法
公开(公告)号：US06731130B1
公开(公告)日：2004-05-04
申请号：US10017832
申请日：2001-12-12
申请人： Nian Yang , Zhigang Wang , Tien-Chun Yang
发明人： Nian Yang , Zhigang Wang , Tien-Chun Yang
IPC分类号： G01R3126
CPC分类号： H01L22/20 , H01L22/12
摘要： A non-destructive and non-intrusive, user friendly, easy to setup and efficient system and method of determining the gate oxide thickness of an operational MOSFET used in real circuit applications is provided. Additionally, the present invention determines the gate oxide thickness when the operational MOSFET is operating in the inversion mode.
摘要翻译：提供了一种用于确定在实际电路应用中使用的工作MOSFET的栅极氧化物厚度的非破坏性和非侵入性，用户友好的易于设置和有效的系统和方法。此外，本发明在操作MOSFET以反转模式工作时确定栅极氧化物厚度。

6. 发明授权

US06593590B1 Test structure apparatus for measuring standby current in flash memory devices 失效
标题翻译：用于测量闪存器件中待机电流的测试结构设备
公开(公告)号：US06593590B1
公开(公告)日：2003-07-15
申请号：US10112976
申请日：2002-03-28
申请人： Nian Yang , Zhigang Wang , Tien-Chun Yang
发明人： Nian Yang , Zhigang Wang , Tien-Chun Yang
IPC分类号： H01L2906
CPC分类号： H01L22/34 , G11C16/04 , G11C29/50 , G11C2029/5006 , H01L27/105
摘要： A flash memory microelectronic chip (1000) is formed with at least one integral test structure (100) for electrical measurement of transistor leakage current from the low voltage peripheral transistors. The invention is a very wide finger-type transistor (9, 10) with minimum channel length and a width of approximately 150,000 &mgr;m, equal to the estimated total width of the same type of periphery transistors in the chip circuit. One low voltage NMOS (9) and one low voltage PMOS finger-type transistor (10) allow monitoring of the standby current contribution from these two types of periphery transistors. Regular current or voltage tests can be applied to the test structure, thus providing information on the correlation of standby currents with single transistor off-state leakage currents.
摘要翻译：闪存微电子芯片（1000）形成有至少一个整体测试结构（100），用于电子测量来自低电压外围晶体管的晶体管漏电流。本发明是一种非常宽的手指式晶体管（9,10），其具有最小的通道长度和大约150,000μm的宽度，等于芯片电路中相同类型的外围晶体管的估计总宽度。一个低电压NMOS（9）和一个低电压PMOS指状晶体管（10）允许监测来自这两种类型的外围晶体管的待机电流贡献。可以对测试结构进行常规电流或电压测试，从而提供关于待机电流与单晶体管截止状态漏电流的相关性的信息。

7. 发明授权

US06486682B1 Determination of dielectric constants of thin dielectric materials in a MOS (metal oxide semiconductor) stack 失效
标题翻译：确定MOS（金属氧化物半导体）堆叠中的薄介电材料的介电常数
公开(公告)号：US06486682B1
公开(公告)日：2002-11-26
申请号：US09904736
申请日：2001-07-13
申请人： Zhigang Wang , Nian Yang , Tien-Chun Yang
发明人： Zhigang Wang , Nian Yang , Tien-Chun Yang
IPC分类号： H01L2358
CPC分类号： H01L22/34
摘要： First and second dielectric constants, e1 and e2 respectively, for first and second dielectric materials forming a MOS (metal oxide semiconductor) stack are determined. First and second test MOS stacks having first and second total effective oxide thickness, EOTA and EOTB, respectively, are formed. The first and second test MOS stacks include first and second interfacial structures comprised of the second dielectric material with first and second thickness, T2A and T1A, respectively. In addition, the first and second test MOS stacks include first and second high-K structures comprised of the first dielectric material with first and second thickness, T2B and T1B, respectively. The thickness parameters EOTA, T1A, T2A, EOTB, T1B, and T2B of the test MOS stacks are measured. The dielectric constants, e1 and e2, are then determined depending on relations between values of EOTA, T1A, and T2A, and between values of EOTB, T1B, and T2B.
摘要翻译：确定形成MOS（金属氧化物半导体）堆叠的第一和第二介电材料的第一和第二介电常数e1和e2。形成具有第一和第二总有效氧化物厚度的第一和第二测试MOS堆叠，分别为EOTA和EOTB。第一和第二测试MOS堆叠包括分别具有第一和第二厚度的第二介电材料的第一和第二界面结构，T2A和T1A。此外，第一和第二测试MOS堆叠包括分别由第一和第二厚度的第一介电材料构成的第一和第二高K结构，分别为T2B和T1B。测量MOS堆叠的厚度参数EOTA，T1A，T2A，EOTB，T1B和T2B。然后根据EOTA，T1A和T2A的值之间以及EOTB，T1B和T2B的值之间的关系确定介电常数e1和e2。

8. 发明授权

US06884638B1 METHOD OF FABRICATING A FLASH MEMORY SEMICONDUCTOR DEVICE BY DETERMINING THE ACTIVE REGION WIDTH BETWEEN SHALLOW TRENCH ISOLATION STRUCTURES USING AN OVERDRIVE CURRENT MEASUREMENT TECHNIQUE AND A DEVICE THEREBY FABRICATED 有权
标题翻译：通过使用超导电流测量技术和具有制造能力的器件确定微透镜分离结构之间的活性区域宽度来制造闪速存储器半导体器件的方法
公开(公告)号：US06884638B1
公开(公告)日：2005-04-26
申请号：US10225052
申请日：2002-08-20
申请人： Tien-Chun Yang , Nian Yang , Zhigang Wang
发明人： Tien-Chun Yang , Nian Yang , Zhigang Wang
IPC分类号： H01L21/336 , H01L23/544 , H01L21/66
CPC分类号： H01L29/66825 , H01L22/34 , H01L2924/0002 , H01L2924/00
摘要： A method for fabricating a flash memory device by determining the active region width (10) of a semiconductor device (27) using a measuring technique for the source drain overdrive current elements (31, 32, 33) having different active region widths and using that difference to establish the difference between the active region width of the devices (31, 32, 33) and the drawn width and using the difference to establish the actual width (10) from drawn width in future devices, and a device thereby fabricated.
摘要翻译：一种用于通过使用具有不同有源区宽度的源极漏极过驱动电流元件（31,32,33）的测量技术来确定半导体器件（27）的有源区宽度（10）来制造闪速存储器件的方法，并且使用该方法以确定器件（31,32,33）的有效区域宽度与绘制宽度之间的差异，并且使用差值来确定未来器件中的绘制宽度的实际宽度（10），以及由此制造的器件。

9. 发明授权

US06472236B1 Determination of effective oxide thickness of a plurality of dielectric materials in a MOS stack 失效
标题翻译：确定MOS堆叠中多个介电材料的有效氧化物厚度
公开(公告)号：US06472236B1
公开(公告)日：2002-10-29
申请号：US09904740
申请日：2001-07-13
申请人： Zhigang Wang , Nian Yang , Tien-Chun Yang
发明人： Zhigang Wang , Nian Yang , Tien-Chun Yang
IPC分类号： H01L2166
CPC分类号： H01L22/12
摘要： System and method for determining a respective effective oxide thickness for each of first and second dielectric structures that form a MOS (metal oxide semiconductor) stack. A first plurality of test MOS (metal oxide semiconductor) stacks are formed, and each test MOS stack includes a respective first dielectric structure comprised of a first dielectric material and a respective second dielectric structure comprised of a second dielectric material. A respective deposition time for forming the respective first dielectric structure corresponding to each of the first plurality of test MOS stacks is varied such that a respective first effective oxide thickness of the respective first dielectric structure varies for the first plurality of test MOS stacks. A respective second effective oxide thickness of the respective second dielectric structure is maintained to be substantially same for each of the first plurality of test MOS stacks. A respective total effective oxide thickness, EOTMOS, is measured for each of the first plurality of test MOS stacks. A first graph having total effective oxide thickness as a first axis and having deposition time for forming the first dielectric structure as a second axis is generated by plotting the respective total effective oxide thickness, EOTMOS, versus the respective deposition time for forming the respective first dielectric structure for each of the first plurality of test MOS stacks. The respective second effective oxide thickness of the respective second dielectric structure that is substantially same for each of the first plurality of test MOS stacks is determined from an intercept of the first axis of total effective oxide thickness when deposition time for forming the first dielectric structure of the second axis is substantially zero in the first graph.
摘要翻译：用于确定形成MOS（金属氧化物半导体）堆叠的第一和第二电介质结构中的每一个的相应有效氧化物厚度的系统和方法。形成第一多个测试MOS（金属氧化物半导体）堆叠，并且每个测试MOS堆叠包括由第一电介质材料和由第二电介质材料组成的相应的第二电介质结构的相应的第一电介质结构。形成对应于第一多个测试MOS堆叠中的每一个的相应的第一介电结构的各自的沉积时间被改变，使得相应的第一介电结构的相应的第一有效氧化物厚度对于第一多个测试MOS堆叠而言是变化的。相应的第二介电结构的相应的第二有效氧化物厚度被保持为对于第一多个测试MOS堆叠中的每一个基本相同。对于第一多个测试MOS堆叠中的每一个测量相应的总有效氧化物厚度EOTMOS。通过绘制相应的总有效氧化物厚度EOTMOS，相对于形成相应的第一电介质的相应沉积时间，产生具有总有效氧化物厚度作为第一轴并具有用于形成第一电介质结构作为第二轴的沉积时间的第一图所述第一多个测试MOS堆叠中的每一个的结构。对于第一多个测试MOS堆叠中的每一个基本上相同的相应的第二介电结构的相应的第二有效氧化物厚度是从形成第一介电结构的沉积时间的总有效氧化物厚度的第一轴的截距来确定的在第一图中第二轴基本为零。

10. 发明授权

US07948820B2 Circuit pre-charge to sense a memory line 有权
标题翻译：电路预充电以感测存储线
公开(公告)号：US07948820B2
公开(公告)日：2011-05-24
申请号：US11951262
申请日：2007-12-05
申请人： Tien-Chun Yang , Yonggang Wu , Nian Yang
发明人： Tien-Chun Yang , Yonggang Wu , Nian Yang
IPC分类号： G11C7/00
CPC分类号： G11C16/30 , G11C7/12 , G11C16/24
摘要： Commonly, read times of a memory line are slowed due to voltage overshoot and/or voltage undershoot. To eliminate these problems, a control component can manage voltage while a leakage component manages timing of voltage. This allows for a line pre-charge that produces increase read times. The control component can implement as a variable resistor that modifies value to compensate for temperature. The leakage component can include a capacitor configuration that allows voltage to pass.
摘要翻译：通常，存储线的读取时间由于电压过冲和/或电压下冲而变慢。为了消除这些问题，控制部件可以管理电压，同时泄漏部件管理电压的时序。这允许产生增加读取时间的线路预充电。控制组件可以实现一个可变电阻器来修改值来补偿温度。泄漏部件可以包括允许电压通过的电容器配置。

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