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    • 1. 发明申请
      US20120082280A1 SAMPLER CIRCUIT 有权
    • SAMPLER CIRCUIT
    • 采样电路
    • US20120082280A1
    • 2012-04-05
    • US13198401
    • 2011-08-04
    • Paul Mateman , Johannes Petrus Antonius Frambach
    • Paul Mateman , Johannes Petrus Antonius Frambach
    • H04L7/02
    • H03L7/091 , H03D3/006 , H03L2207/50
    • A sampler circuit comprises a plurality of series-connected sampler cells and a detector circuit. Each successive stage comprises twice the number of sampler cells, in parallel, as the previous stage, and is clocked at half the sampling frequency of the previous stage. Each sampler cell comprises two parallel branches of series-connected clocked inverters. A clocked inverter is operative to invert an applied signal during one phase of an applied sampling clock, and to render a high impedance output during the other sampling clock phase. Successive clocked inverters are clocked with opposite (i.e., positive/negative) versions of the sampling clock. The detector circuit examines the outputs of the last stage of sampler cells, and may for example comprise an OR function to detect a state transition in an applied input signal. The sampler circuit exhibits immunity to metastability and low power consumption.
    • 采样器电路包括多个串联连接的采样器单元和检测器电路。 每个连续级包括采样器单元的数量的两倍，并行地作为前一级，并且以前一级的采样频率的一半被计时。 每个采样器单元包括串联连接的时钟反相器的两个并联分支。 时钟反相器用于在施加的采样时钟的一个相位期间反转施加的信号，并且在另一采样时钟相位期间呈现高阻抗输出。 连续的时钟反相器以采样时钟的相反（即正/负）版本计时。 检测器电路检查采样器单元的最后级的输出，并且可以例如包括用于检测所施加的输入信号中的状态转换的OR功能。 采样器电路具有亚稳态和低功耗的抗扰性。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 2. 发明申请
      US20120081156A1 High Speed RF Divider 有权
    • High Speed RF Divider
    • 高速射频分频器
    • US20120081156A1
    • 2012-04-05
    • US13248143
    • 2011-09-29
    • Leonardus Hesen , Paul Mateman , Johannes Petrus Antonius Frambach
    • Leonardus Hesen , Paul Mateman , Johannes Petrus Antonius Frambach
    • H03K21/00
    • H03K21/00 , H03K21/026 , H03K21/12
    • High-speed RF differential, Quadrature, divide-by-2 clock divider designs are based on inverters and clocking circuits connected in a serial ring formation. In one embodiment, only NMOS transistors are used in the inverters, and only PMOS transistors are used in the clocking circuits. This structure uses only 12 transistors, The input can be coupled directly to a VCO output, and provides minimum loading, as each VCO output is connected to only two transistors. Another embodiment comprises clocked inverter stages connected in a serial ring configuration with inverters between stages. The RF clock (or VCO signal) is used at the outer side of the inverters for speed improvement. In both circuits, positive and negative clock inputs are connected alternately at each stage of the ring.
    • 高速RF差分，正交，2分频时钟分频器设计基于以串联环形形式连接的逆变器和时钟电路。 在一个实施例中，在反相器中仅使用NMOS晶体管，并且在时钟电路中仅使用PMOS晶体管。 该结构仅使用12个晶体管。由于每个VCO输出仅连接到两个晶体管，因此该输入可直接耦合到VCO输出，并提供最小负载。 另一个实施例包括以串联环形连接的时钟反相级，在级之间具有反相器。 逆变器外侧使用RF时钟（或VCO信号）进行速度改进。 在两个电路中，正和负时钟输入在环的每个阶段交替连接。
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    • 3. 发明授权
      US08548111B2 Sampler circuit 有权
    • Sampler circuit
    • 采样电路
    • US08548111B2
    • 2013-10-01
    • US13198401
    • 2011-08-04
    • Paul Mateman , Johannes Petrus Antonius Frambach
    • Paul Mateman , Johannes Petrus Antonius Frambach
    • H04L7/02
    • H03L7/091 , H03D3/006 , H03L2207/50
    • A sampler circuit comprises a plurality of series-connected sampler cells and a detector circuit. Each successive stage comprises twice the number of sampler cells, in parallel, as the previous stage, and is clocked at half the sampling frequency of the previous stage. Each sampler cell comprises two parallel branches of series-connected clocked inverters. A clocked inverter is operative to invert an applied signal during one phase of an applied sampling clock, and to render a high impedance output during the other sampling clock phase. Successive clocked inverters are clocked with opposite (i.e., positive/negative) versions of the sampling clock. The detector circuit examines the outputs of the last stage of sampler cells, and may for example comprise an OR function to detect a state transition in an applied input signal. The sampler circuit exhibits immunity to metastability and low power consumption.
    • 采样器电路包括多个串联连接的采样器单元和检测器电路。 每个连续级包括采样器单元的数量的两倍，并行地作为前一级，并且以前一级的采样频率的一半被计时。 每个采样器单元包括串联连接的时钟反相器的两个并联分支。 时钟反相器用于在施加的采样时钟的一个相位期间反转施加的信号，并且在另一采样时钟相位期间呈现高阻抗输出。 连续的时钟反相器以采样时钟的相反（即正/负）版本计时。 检测器电路检查采样器单元的最后级的输出，并且可以例如包括用于检测所施加的输入信号中的状态转换的OR功能。 采样器电路具有亚稳态和低功耗的抗扰性。
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    • 4. 发明授权
      US08487669B2 High speed RF divider 有权
    • High speed RF divider
    • 高速射频分频器
    • US08487669B2
    • 2013-07-16
    • US13248143
    • 2011-09-29
    • Leonardus Hesen , Paul Mateman , Johannes Petrus Antonius Frambach
    • Leonardus Hesen , Paul Mateman , Johannes Petrus Antonius Frambach
    • H03K21/00
    • H03K21/00 , H03K21/026 , H03K21/12
    • High-speed RF differential, Quadrature, divide-by-2 clock divider designs are based on inverters and clocking circuits connected in a serial ring formation. In one embodiment, only NMOS transistors are used in the inverters, and only PMOS transistors are used in the clocking circuits. This structure uses only 12 transistors, The input can be coupled directly to a VCO output, and provides minimum loading, as each VCO output is connected to only two transistors. Another embodiment comprises clocked inverter stages connected in a serial ring configuration with inverters between stages. The RF clock (or VCO signal) is used at the outer side of the inverters for speed improvement. In both circuits, positive and negative clock inputs are connected alternately at each stage of the ring.
    • 高速RF差分，正交，2分频时钟分频器设计基于以串联环形形式连接的逆变器和时钟电路。 在一个实施例中，在反相器中仅使用NMOS晶体管，并且在时钟电路中仅使用PMOS晶体管。 该结构仅使用12个晶体管。由于每个VCO输出仅连接到两个晶体管，因此该输入可直接耦合到VCO输出，并提供最小负载。 另一个实施例包括以串联环形连接的时钟反相级，在级之间具有反相器。 逆变器外侧使用RF时钟（或VCO信号）进行速度改进。 在两个电路中，正和负时钟输入在环的每个阶段交替连接。
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    • 5. 发明授权
      US08395428B2 Reference clock sampling digital PLL 有权
    • Reference clock sampling digital PLL
    • 参考时钟采样数字PLL
    • US08395428B2
    • 2013-03-12
    • US13198389
    • 2011-08-04
    • Paul Mateman , Johannes Petrus Antonius Frambach
    • Paul Mateman , Johannes Petrus Antonius Frambach
    • H03L7/06
    • H03L7/091 , H03L7/0991 , H03L2207/50
    • A digital phase locked loop (DPLL) operates in the frequency domain. The period (and hence frequency) of a reference frequency clock signal is determined by sampling with a (higher frequency) digitally controlled oscillator (DCO) clock. The period is compared to the period representation of a desired frequency, and the frequency error signal is integrated in a loop filter and applied as a control input to the DCO. To prevent spurious emissions resulting from the accumulation of quantization errors in the frequency determination and comparison operations, the arrival time of state transition edges of the reference frequency clock signal are randomized prior to sampling. The edge randomization control signal preferably has a triangular probability density function, and its spectrum has most significant energy outside the loop bandwidth of the DPLL; hence, the spurious emissions caused by the accumulation of quantization errors are filtered out by the loop filter.
    • 数字锁相环（DPLL）在频域中工作。 参考频率时钟信号的周期（因此频率）由采用（较高频率）数字控制振荡器（DCO）时钟确定。 该周期与期望频率的周期表示进行比较，并且频率误差信号被集成在环路滤波器中并作为DCO的控制输入。 为了防止在频率确定和比较操作中累积量化误差造成的杂散发射，参考频率时钟信号的状态转移边缘的到达时间在采样之前被随机化。 边缘随机化控制信号优选具有三角概率密度函数，其频谱在DPLL的环路带宽之外具有最显着的能量; 因此，由循环滤波器滤除由量化误差的积累引起的杂散发射。
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    • 6. 发明申请
      US20120081158A1 REFERENCE CLOCK SAMPLING DIGITAL PLL 有权
    • REFERENCE CLOCK SAMPLING DIGITAL PLL
    • 参考时钟采样数字PLL
    • US20120081158A1
    • 2012-04-05
    • US13198389
    • 2011-08-04
    • Paul Mateman , Johannes Petrus Antonius Frambach
    • Paul Mateman , Johannes Petrus Antonius Frambach
    • H03L7/08
    • H03L7/091 , H03L7/0991 , H03L2207/50
    • A digital phase locked loop (DPLL) operates in the frequency domain. The period (and hence frequency) of a reference frequency clock signal is determined by sampling with a (higher frequency) digitally controlled oscillator (DCO) clock. The period is compared to the period representation of a desired frequency, and the frequency error signal is integrated in a loop filter and applied as a control input to the DCO. To prevent spurious emissions resulting from the accumulation of quantization errors in the frequency determination and comparison operations, the arrival time of state transition edges of the reference frequency clock signal are randomized prior to sampling. The edge randomization control signal preferably has a triangular probability density function, and its spectrum has most significant energy outside the loop bandwidth of the DPLL; hence, the spurious emissions caused by the accumulation of quantization errors are filtered out by the loop filter.
    • 数字锁相环（DPLL）在频域中工作。 参考频率时钟信号的周期（因此频率）由采用（较高频率）数字控制振荡器（DCO）时钟确定。 该周期与期望频率的周期表示进行比较，并且频率误差信号被集成在环路滤波器中并作为DCO的控制输入。 为了防止在频率确定和比较操作中累积量化误差造成的杂散发射，参考频率时钟信号的状态转移边缘的到达时间在采样之前被随机化。 边缘随机化控制信号优选具有三角概率密度函数，其频谱在DPLL的环路带宽之外具有最显着的能量; 因此，由循环滤波器滤除由量化误差的积累引起的杂散发射。
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    • 8. 发明授权
      US08503964B2 Mixer divider layout 有权
    • Mixer divider layout
    • 混音器分频器布局
    • US08503964B2
    • 2013-08-06
    • US13087749
    • 2011-04-15
    • Sjoerd Martijn Herder , Berend Hendrik Essink , Johannes Petrus Antonius Frambach
    • Sjoerd Martijn Herder , Berend Hendrik Essink , Johannes Petrus Antonius Frambach
    • H04B1/10
    • H03D7/165 , H03D7/1441
    • A symmetrical, balanced, down-conversion mixer is achieved by the coordinated layout of a balanced Local Oscillator (LO) divider circuit and a balanced Radio Frequency (RF) mixer circuit, such that the LO divider is in the center and the RF mixer is arrayed symmetrically around the LO divider. In particular, the LO divider is partitioned into four portions (e.g., Ip, In, Qp, Qn), which are placed in respective quadrants, defined by orthogonal reference axes through the LO divider center. The RF mixer is similarly partitioned into four corresponding portions, which are placed around the LO divider portions in each quadrant. By integrating the LO divider and RF mixer in the layout of the symmetric, balanced, down-conversion mixer, greater component matching and control of current paths are possible, improving operational quality parameters such as IRR, IP2, and LO feedthrough.
    • 通过平衡的本地振荡器（LO）分频器电路和平衡射频（RF）混频器电路的协调布局来实现对称，平衡，下变频混频器，使得LO分频器在中心并且RF混频器 围绕LO分频器对称排列。 特别地，LO分频器被分成四个部分（例如，Ip，In，Qp，Qn），其被放置在通过LO分频器中心的正交参考轴限定的相应象限中。 RF混频器被类似地划分成四个对应的部分，它们围绕每个象限中的LO分配器部分放置。 通过在对称，平衡，下变频混频器的布局中集成LO分频器和RF混频器，可以实现更大的组件匹配和电流路径的控制，从而改善运行质量参数，如IRR，IP2和LO馈通。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
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