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    • 1. 发明授权
      US6011808A Redundant codes for clock recovery in serial links 失效
    • Redundant codes for clock recovery in serial links
    • 冗余代码用于串行链路中的时钟恢复
    • US6011808A
    • 2000-01-04
    • US787835
    • 1997-01-23
    • Patrik Larsson , Per Magnusson
    • Patrik Larsson , Per Magnusson
    • H04L25/14 , H04J3/06
    • H04L25/14
    • The amount of jitter that results in a serial receiver having a parallel architecture Can is reduced by insuring that the edges specifically introduced by the code are actually received by the phase detector. In particular, the code is designed to increase the probability that the edges it introduces are actually received by the phase detector. In a preferred embodiment of the invention, all the edges introduced by the code are actually received by the phase detector. This is achieved by guaranteeing that the edges introduced by the code are evenly spaced in the data stream at a rate corresponding to the phase detector sampling rate. For example, if the receiver consists of N data samplers, e.g., N=5, and one phase detector, the edges introduced by the code are arranged to be N symbols apart. This may be done by inserting as the Nth symbol an overall symbol that has a dummy component so that an edge results between the N-1 symbol and the overall Nth symbol. Thus, the data stream is arranged into repeating frames of N symbols. Alternatively, the frame could be arranged to be a multiple X of N, e.g., the frame is K symbols long, K=XN, with the partially redundant data symbol being the K-1, i.e., XN-1, symbol.
    • 导致具有并行架构Can的串行接收机的抖动量通过确保由代码特别引入的边缘实际上被相位检测器接收来减少。 特别地，代码被设计为增加其引入的边缘实际上被相位检测器接收的概率。 在本发明的优选实施例中，由代码引入的所有边缘实际上由相位检测器接收。 这是通过保证由代码引入的边缘以对应于相位检测器采样率的速率在数据流中均匀地间隔来实现的。 例如，如果接收机由N个数据采样器（例如N = 5）和一个相位检测器组成，则由码引入的边被排列成N个符号。 这可以通过将第N个符号插入具有虚拟分量的全部符号，使得在N-1个符号和第N个符号之间产生边缘来完成。 因此，数据流被排列成N个符号的重复帧。 或者，该帧可以被布置为N的倍数X，例如，该帧是K个符号长，K = XN，部分冗余数据符号是K-1，即XN-1符号。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 3. 发明授权
      US06542539B1 Multiported register file for coefficient use in filters 失效
    • Multiported register file for coefficient use in filters
    • 滤波器中系数使用的多位寄存器文件
    • US06542539B1
    • 2003-04-01
    • US08996868
    • 1997-12-23
    • Patrik Larsson , Christopher John Nicol
    • Patrik Larsson , Christopher John Nicol
    • H03H740
    • H03H21/0012
    • Multiported register files for use in storing coefficients in adaptive FIR filters. incorporate computational ability, e.g., the ability to perform computation on coefficient values or derivatives thereof, or to control the operations performed thereon. For example, a multiported register file may incorporate an overflow/underflow detection and/or saturation unit. Also, the multiported register file may incorporate a special encoder to speed up the multiplication process, e.g., the so-called “Booth” encoder. Likewise, the multiported register file may incorporate a converter for changing the representation of the coefficients, e.g., a two's complement to sign-magnitude converter. All computation performed in the multiported register file is performed outside of the critical path of the filtering or of the coefficient updating. Using such improved multiported register files, adaptive FIR filters can be constructed which operate faster, and with lower power consumption.
    • 用于在自适应FIR滤波器中存储系数的多端口寄存器文件。 结合计算能力，例如对系数值或其派生词进行计算的能力，或控制其上执行的操作。 例如，多端口寄存器文件可以包含溢出/下溢检测和/或饱和单元。 此外，多端口寄存器文件可以包含特殊编码器以加速乘法过程，例如所谓的“Booth”编码器。 类似地，多端口寄存器堆可以包括用于改变系数的表示的转换器，例如二进制符号幅度转换器的补码。 在多端口寄存器文件中执行的所有计算都在滤波或系数更新的关键路径之外执行。 使用这种改进的多端口寄存器文件，可以构建自适应FIR滤波器，其运行更快，功耗更低。
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    • 5. 发明授权
      US06344772B1 Apparatus and method for capacitance multiplication 有权
    • Apparatus and method for capacitance multiplication
    • 电容倍增装置及方法
    • US06344772B1
    • 2002-02-05
    • US09587950
    • 2000-06-06
    • Patrik Larsson
    • Patrik Larsson
    • H03B100
    • H03L7/0891 , H03H11/405 , H03L7/093
    • A capacitance multiplier network embodying the invention includes a first resistor, R1, connected between a first node and an intermediate node and a first capacitor, C1, connected between the intermediate node and a point of reference potential. A unity gain amplifier has an input connected to the intermediate node and its output is connected via a second resistor, R2, to the first node. The unity gain amplifier ensures that the voltage drop across the second resistor is equal to the voltage drop across the first resistor. The effective capacitance, Ce, of the network is equal to C1 times [R1+R2]/R2. Thus, by making R1 larger than R2, Ce is much large than the capacitance of C1. The capacitance multiplier network is well suited for use in phase locked loop circuits and enables the integration of a very dense circuit on the same IC chip.
    • 体现本发明的电容倍增器网络包括连接在第一节点和中间节点之间的第一电阻器R1和连接在中间节点和参考电位之间的第一电容器C1。 单位增益放大器具有连接到中间节点的输入，并且其输出经由第二电阻器R2连接到第一节点。 单位增益放大器确保了第二个电阻上的电压降等于第一个电阻上的电压降。 网络的有效电容Ce等于C1倍[R1 + R2] / R2。 因此，通过使R1大于R2，Ce比C1的电容大得多。 电容倍增器网络非常适合用于锁相环电路，并且能够将非常密集的电路集成在同一个IC芯片上。
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    • 6. 发明授权
      US6163184A Phase locked loop (PLL) circuit 有权
    • Phase locked loop (PLL) circuit
    • 锁相环（PLL）电路
    • US6163184A
    • 2000-12-19
    • US208524
    • 1998-12-09
    • Patrik Larsson
    • Patrik Larsson
    • H03L7/089 , H03L7/093 , H03L7/099 , H03L7/183 , H03L7/06
    • H03L7/183 , H03L7/0898 , H03L7/093 , H03L7/0995
    • A phase locked loop (PLL) includes a programmable frequency multiplier section and a programmable divide-by-N network connected in a feedback loop between an output and an input of the frequency multiplier. The frequency multiplier section includes programmable circuitry which is programmed to vary as a function of N to render the bandwidth of the PLL independent of the divider ratio "N". The frequency multiplier includes a charge pump circuit, a filter circuit and a voltage controlled oscillator (VCO) circuit with the programmable circuitry being formed in one of these circuits to render the bandwidth of the PLL independent of the divider ratio, whereby the bandwidth is increased and the jitter at the PLL output is decreased.
    • 锁相环（PLL）包括连接在倍频器的输出端和输入端之间的反馈环路中的可编程分频器N和可编程分频网络。 倍频器部分包括可编程电路，其被编程为根据N的函数而变化，以使PLL的带宽与分频比“N”无关。 倍频器包括电荷泵电路，滤波器电路和压控振荡器（VCO）电路，其中可编程电路形成在这些电路之一中，以使得PLL的带宽与分频比无关，从而带宽增加 并且PLL输出端的抖动减小。
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    • 7. 发明授权
      US6157694A Fractional frequency divider 有权
    • Fractional frequency divider
    • 分数分频器
    • US6157694A
    • 2000-12-05
    • US208299
    • 1998-12-09
    • Patrik Larsson
    • Patrik Larsson
    • H03K23/68 , H03L7/099 , H03L7/18 , H03L7/197 , H03K21/00
    • H03K23/68 , H03L7/0996 , H03L7/18 , H03L7/1974
    • In systems embodying the invention X clock signals having the same frequency, with each clock signal having a different phase, are supplied to the inputs of a multiplexer whose output is connected to the input of an "integer" frequency divider circuit; where X is an integer greater than 1. The mulitplexer is controlled to selectively supply different ones of the X clock signals to the frequency divider circuit for producing at the output of the frequency divider circuit a signal whose frequency is a function of the divider ratio of the frequency divider circuit and the sequencing of the clock signals supplied to the frequency divider circuit.
    • 在体现本发明的系统中，每个时钟信号具有不同相位的具有相同频率的X个时钟信号被提供给多路复用器的输入端，其输出端连接到“整数”分频器电路的输入端; 其中X是大于1的整数。多路复用器被控制以选择性地将不同的X时钟信号提供给分频器电路，用于在分频器电路的输出端产生频率是分频比的函数的信号 分频器电路和提供给分频器电路的时钟信号的顺序。
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