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    • 4. 再颁专利
      USRE37753E1 Semiconductor memory device and read and write methods thereof 有权
    • Semiconductor memory device and read and write methods thereof
    • 半导体存储器件及其读写方法
    • USRE37753E1
    • 2002-06-18
    • US09726665
    • 2000-11-29
    • Kye-Hyun Kyung
    • Kye-Hyun Kyung
    • G11C800
    • G11C7/1093 , G11C7/1006 , G11C7/1051 , G11C7/1072 , G11C7/1078 , G11C7/1087 , G11C7/22
    • A semiconductor memory device includes input/output circuitry capable of operating in sync with an externally provided I/O clock signal. A data in buffer and a data out buffer provide for serial to parallel conversion of write data and, conversely, parallel to serial conversion of read data. The data buffers can be synchronized with the external I/O clock signal thereby decoupling their operation from the internal system clock signal. This strategy improves I/O bandwidth and further provides for matching different numbers of bit lines or word sizes as between the I/O data port and the memory array itself. An internal I/O clock generator can be provided for generating I/O clock signals, again without the limitation of synchronizing to the internal system clock signal.
    • 半导体存储器件包括能够与外部提供的I / O时钟信号同步操作的输入/输出电路。 缓冲器和数据输出缓冲器中的数据提供写入数据的串行到并行转换，相反地，并行读取数据的串行转换。 数据缓冲器可以与外部I / O时钟信号同步，从而将其操作与内部系统时钟信号分离。 该策略提高了I / O带宽，并进一步提供了在I / O数据端口和存储器阵列本身之间匹配不同数量的位线或字体大小。 可以提供内部I / O时钟发生器，用于产生I / O时钟信号，而不受与内部系统时钟信号同步的限制。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 6. 发明授权
      US07961018B2 Semiconductor device including delay locked loop having periodically activated replica path 有权
    • Semiconductor device including delay locked loop having periodically activated replica path
    • 半导体器件包括具有周期性激活的复制路径的延迟锁定环
    • US07961018B2
    • 2011-06-14
    • US12588571
    • 2009-10-20
    • Seok-Hun Hyun , Kye-Hyun Kyung , Jun-Ho Shin
    • Seok-Hun Hyun , Kye-Hyun Kyung , Jun-Ho Shin
    • H03L7/06
    • H03L7/0814
    • A delay locked loop adapted to delay an external clock signal and to output an internal clock signal, the delay locked loop including a renewal signal generator that outputs a renewal signal that is selectively activated and inactivated, a replica path that is active when the renewal signal is activated and is inactive when the renewal signal is inactivated, the replica path delaying the internal clock signal by a delay time of a normal path of a semiconductor device to output a replica internal clock signal when the renewal signal is activated, a control signal generator adapted to vary and to output a delay control signal according to a phase difference between the external and the replica internal clock signals, and a variable delay circuit adapted to delay the external clock signal by a time corresponding to the delay control signal and to output the internal clock signal.
    • 一种延迟锁定环路，适于延迟外部时钟信号并输出​​内部时钟信号，所述延迟锁定环路包括更新信号发生器，所述更新信号发生器输出被选择性地激活和去激活的更新信号，所述更新信号在所述更新信号 被激活，并且当更新信号被去激活时不活动，复制路径延迟内部时钟信号延迟半导体器件的正常路径的延迟时间，以在更新信号被激活时输出复制内部时钟信号;控制信号发生器 适于改变并根据外部和复制内部时钟信号之间的相位差输出延迟控制信号，以及可变延迟电路，其适于将外部时钟信号延迟与延迟控制信号相对应的时间，并输出 内部时钟信号。
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    • 8. 发明授权
      US07765442B2 Memory device testable without using data and dataless test method 有权
    • Memory device testable without using data and dataless test method
    • 内存设备可以测试而不使用数据和无数据测试方法
    • US07765442B2
    • 2010-07-27
    • US11834502
    • 2007-08-06
    • Kye-Hyun Kyung
    • Kye-Hyun Kyung
    • G11C29/00
    • G11C29/54 , G11C11/401 , G11C29/08 , G11C29/1201 , G11C2029/3602 , G11C2029/4002
    • Example embodiments of the present invention include a memory device testable without using data and a dataless test method. The memory device includes a plurality of registers to store test patterns, the registers being coupled to input/output DQ pads. The test patterns are stored in the registers when a mode register of the memory device is set. The memory device transfers the test patterns to a DQ pad responsive to a write test signal, and transfers the test patterns from the DQ pad to a data input buffer responsive to a read test signal. The memory device writes the test patterns transferred to the data input buffer to memory cells. The memory device reads data stored in the memory cells responsive to the write test signal and transfers the memory cell data from the DQ pad to a comparator responsive to the read test signal. The memory device compares the test patterns to the memory cell data transferred to the comparator and generates an indicator signal to indicate the comparison result.
    • 本发明的示例性实施例包括不使用数据和无数据测试方法可测试的存储器件。 存储器件包括多个用于存储测试图案的寄存器，寄存器耦合到输入/输出DQ焊盘。 当设置存储器件的模式寄存器时，测试模式存储在寄存器中。 存储器件响应于写测试信号将测试图形传送到DQ垫，并且响应于读取测试信号将测试图案从DQ垫传送到数据输入缓冲器。 存储器件将传送到数据输入缓冲器的测试图形写入存储单元。 存储器件响应于写入测试信号读取存储在存储器单元中的数据，并且响应读取的测试信号将存储单元数据从DQ焊盘传送到比较器。 存储器装置将测试模式与传送到比较器的存储单元数据进行比较，并产生指示信号以指示比较结果。
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