会员体验
专利管家（专利管理）
工作空间（专利管理）
风险监控（情报监控）
数据分析（专利分析）
侵权分析（诉讼无效）
联系我们
交流群
官方交流：
QQ群： 891211   
微信请扫码    >>>
现在联系顾问~
下载
著录项
PDF全文
热词
    • 3. 发明授权
      US5289584A Memory system with FIFO data input 失效
    • Memory system with FIFO data input
    • 具有FIFO数据输入的存储系统
    • US5289584A
    • 1994-02-22
    • US719198
    • 1991-06-21
    • Gary W. Thome , Mustafa A. Hamid
    • Gary W. Thome , Mustafa A. Hamid
    • G06F12/08 , G06F13/16 , G06F13/00
    • G06F13/1673 , G06F12/0879
    • At least two double buffers or FIFOs, each FIFO including a first group of latches in series with a second group of latches, coupled between a host data bus and a corresponding bank or way of interleaved memory. The inputs of the first group of latches are coupled to the host data bus, and the inputs of the second group of latches are coupled to the outputs of the first group of latches of each double buffer or FIFO. The outputs of the second group of latches are coupled to the memory data bus of the corresponding way of interleaved memory. During a burst write sequence, an address is placed on the host address bus and a series of data doublewords are sequentially placed onto the host data bus, while the DRAMs of main memory are entering into page mode. The first group of latches of each double buffer or FIFO latches in every other data doubleword. The second level of latches stores the data from the corresponding first level of latches to provide the data to the DRAMs according to the timing requirements of the DRAMs. In this manner, the CPU or cache controller providing data to the host bus may operate at full speed without inserting wait states while the DRAMs enter into page mode.
    • 至少两个双缓冲器或FIFO，每个FIFO包括与第二组锁存器串联的第一组锁存器，耦合在主机数据总线和对应的存储体或交织存储器的方式之间。 第一锁存器组的输入耦合到主机数据总线，第二组锁存器的输入耦合到每个双缓冲器或FIFO的第一锁存器组的输出端。 第二组锁存器的输出被耦合到存储器数据总线上，该存储器数据总线与相应的交错存储器的方式相连。 在突发写入序列期间，将地址放置在主机地址总线上，并且一系列数据双字依次放置在主机数据总线上，而主存储器的DRAM进入页模式。 每个双缓冲区或FIFO的第一组锁存器锁存在每隔一个数据双字。 第二级锁存器存储来自对应的第一级锁存器的数据，以根据DRAM的定时要求向DRAM提供数据。 以这种方式，向主机总线提供数据的CPU或高速缓存控制器可以全速工作，而不会在DRAM进入寻呼模式时插入等待状态。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 5. 发明授权
      US5353423A Memory controller for use with write-back cache system and multiple bus masters coupled to multiple buses 失效
    • Memory controller for use with write-back cache system and multiple bus masters coupled to multiple buses
    • 与回写缓存系统一起使用的存储器控​​制器和耦合到多个总线的多个总线主机
    • US5353423A
    • 1994-10-04
    • US719030
    • 1991-06-21
    • Mustafa A. Hamid , Gary W. Thome
    • Mustafa A. Hamid , Gary W. Thome
    • G06F12/08 , G06F13/16 , G06F12/00
    • G06F13/1689 , G06F12/0835
    • A computer system incorporating a memory controller which is capable of working with a write-back cache which operates using burst operations and with ISA and EISA bus masters. A state machine is provided for use with the cache controller and a state machine is provided for use with the EISA and ISA bus masters. When a bus master has requested data which is present only in the cache controller and a write-back operation must be performed, the memory controller halts the operation of the EISA and ISA bus masters until the data can be fully written back by the cache controller. In the case of an EISA bus master, this halting operation is performed by stretching the clocking signal which forms the synchronizing signal for the EISA bus. In the case of ISA bus masters, this halting is done by providing a wait state indication to the ISA bus masters. The state machine responsible for the memory controller cooperating with the bus masters is paused and the state machine for the cache controller is activated. The bus master state machine is paused until the cache controller state machine has completed all transfer operations and the data is fully contained in the main memory.
    • 一种包含存储器控制器的计算机系统，该存储器控制器能够使用使用突发操作操作的回写高速缓存以及ISA和EISA总线主机。 提供与缓存控制器一起使用的状态机，并且提供状态机以与EISA和ISA总线主机一起使用。 当总线主机请求仅在高速缓存控制器中存在的数据并且必须执行回写操作时，存储器控制器停止EISA和ISA总线主机的操作，直到数据可被缓存控制器完全写回 。 在EISA总线主机的情况下，通过拉伸形成EISA总线的同步信号的时钟信号来执行该停止操作。 在ISA总线主机的情况下，这种停止是通过向ISA总线主机提供等待状态指示来完成的。 负责与总线主机协作的存储器控​​制器的状态机被暂停，并且高速缓存控制器的状态机被激活。 总线主机状态机暂停直到高速缓存控制器状态机完成所有传输操作，并且数据完全包含在主存储器中。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
每页展示10个专利
每页展示10个专利
每页展示20个专利
每页展示50个专利
每页展示100个专利

IPRDB

最新中国发明专利 最新美国发明专利 技术领域 专利库 专利分类库 国际专利分类库

热门服务

会员版试用 API 数据接口 找代理 知嘟嘟专利交易 排行榜 大学排行榜 专利百科

关于我们

平台介绍 战略合作 网站地图

友情链接

知嘟嘟专利交易 国家知识产权局 中国商标网

联系方式


©2019-2023 上海吉码数字技术有限公司 版权所有，并保留所有权利 沪ICP备20016256号-6 沪公网安备31011702005475号