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    • 2. 发明授权
      US06226223B1 Low latency dynamic random access memory 有权
    • Low latency dynamic random access memory
    • 低延迟动态随机存取存储器
    • US06226223B1
    • 2001-05-01
    • US09511901
    • 2000-02-23
    • Masanori Shirahama , Tsutomu Fujita , Masashi Agata , Kazunari Takahashi , Naoki Kuroda
    • Masanori Shirahama , Tsutomu Fujita , Masashi Agata , Kazunari Takahashi , Naoki Kuroda
    • G11C800
    • G11C7/222 , G11C7/22 , G11C11/24 , G11C11/4076
    • In a semiconductor memory device with multiple memory cells, each including a charge storage device and two transfer devices for transferring its charge, these memory cells are accessible with no select signal provided externally. The memory device includes a clock generator for generating first and second mutually complementary clock signals. In response to the first and second clock signals, one of first word lines and one of second word lines are activated alternately. Specifically, the first clock signal makes a memory cell accessible through a first bit line by activating the first word line and first transistor, while the second clock signal makes the memory cell accessible through a second bit line by activating the second word line and second transistor.
    • 在具有多个存储器单元的半导体存储器件中，每个存储单元包括一个电荷存储器件和两个用于传送其电荷的转移器件，这些存储器单元是可以被访问的，没有从外部提供的选择信号。 存储器件包括用于产生第一和第二互补时钟信号的时钟发生器。 响应于第一和第二时钟信号，交替地激活第一字线和第二字线之一中的一个。 具体地，第一时钟信号通过激活第一字线和第一晶体管使得可通过第一位线访问存储单元，而第二时钟信号通过激活第二字线和第二晶体管使存储单元通过第二位线访问 。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 3. 发明授权
      US6137713A Semiconductor storage device 有权
    • Semiconductor storage device
    • 半导体存储设备
    • US6137713A
    • 2000-10-24
    • US420576
    • 1999-10-19
    • Naoki Kuroda , Masashi Agata , Kazunari Takahashi
    • Naoki Kuroda , Masashi Agata , Kazunari Takahashi
    • G11C5/02 , G11C5/06 , G11C11/24 , G11C11/405 , H01L21/8242 , H01L27/108
    • H01L27/108 , G11C11/24 , G11C11/405 , G11C5/02 , G11C5/063 , H01L27/10885
    • Over an active region with two bent portions on a semiconductor substrate, first and second word lines extend to cross these bent portions and to be vertically spaced apart from each other. Around at the center of the active region, a capacitor for storing data thereon and a capacitor contact are formed. A first bit line contact, which is connected to the active region, is formed on the opposite side to the capacitor contact across the first word line over the active region. A second bit line contact, which is also connected to the active region, is formed on the opposite side to the capacitor contact across the second word line over the active region. These first and second bit line contacts are provided substantially symmetrically about the center of the memory cell. In a pair of memory cells adjacent to each other along bit lines, one vertical end of the active region in one of the memory cells is continuous with an associated vertical end of the active region in the other memory cell. And each of the first and second bit line contacts is shared between an adjacent pair of memory cells.
    • 在半导体衬底上具有两个弯曲部分的有源区域上，第一和第二字线延伸以跨越这些弯曲部分并且彼此垂直间隔开。 在有源区域的中心附近形成用于存储数据的电容器和电容器触点。 连接到有源区域的第一位线触点形成在跨过有源区域的跨第一字线的电容器触点的相反侧。 还连接到有源区的第二位线触点形成在跨过有源区的跨越第二字线的电容器触点的相反侧。 这些第一和第二位线触点基本上围绕存储器单元的中心对称地设置。 在沿着位线彼此相邻的一对存储单元中，一个存储单元中的有源区的一个垂直端与另一个存储单元中的有源区的相关联的垂直端连续。 并且第一和第二位线触点中的每一个在相邻的一对存储单元之间共享。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US06181620B2 Semiconductor storage device 有权
    • Semiconductor storage device
    • 半导体存储设备
    • US06181620B2
    • 2001-01-30
    • US09484023
    • 2000-01-18
    • Masashi Agata , Kazunari Takahashi , Tsutomu Fujita , Naoki Kuroda , Toshio Yamada
    • Masashi Agata , Kazunari Takahashi , Tsutomu Fujita , Naoki Kuroda , Toshio Yamada
    • G11C1124
    • G11C11/405 , G11C7/1042 , G11C7/12 , G11C7/22 , G11C11/4091 , G11C11/4094
    • The semiconductor storage device of this invention includes memory cells each having two transistors and one storage capacitor. Each memory cell is connected with a first word line and a first bit line for a first port and a second word line and a second bit line for a second port. The first and second bit lines are alternately disposed in an open bit line configuration. In the operation of the semiconductor storage device, in a period when a first precharge signal for precharging each first bit line or a first sense amplifier activating signal for activating a first sense amplifier is kept in an active state, a second precharge signal for precharging each second bit line and a second sense amplifier activating signal for activating a second sense amplifier are both placed in an inactive state.
    • 本发明的半导体存储装置包括具有两个晶体管和一个存储电容器的存储单元。 每个存储单元与第一字线和用于第一端口的第一位线和用于第二端口的第二字线和第二位线连接。 第一位线和第二位线以开放位线配置交替布置。 在半导体存储装置的动作中，在对第一读出放大器的第一预定电荷进行预充电的第一预充电信号或激活第一读出放大器的第一读出放大器的激活信号保持为有效状态的期间内， 第二位线和用于激活第二读出放大器的第二读出放大器激活信号都处于非活动状态。
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    • 10. 发明授权
      US06463006B2 Semiconductor integrated circuit 失效
    • Semiconductor integrated circuit
    • 半导体集成电路
    • US06463006B2
    • 2002-10-08
    • US09902605
    • 2001-07-12
    • Takeshi Nakano , Kazunari Takahashi
    • Takeshi Nakano , Kazunari Takahashi
    • G11C800
    • G11C7/1057 , G11C7/1051 , G11C7/106 , G11C7/22 , G11C7/222
    • A semiconductor integrated circuit is disclosed which includes a clock synchronous memory, an internal clock generating circuit, a clock selecting circuit, a data output converting circuit, and a data output selecting circuit. The clock synchronous memory is disposed to receive a control signal, an address signal, and a data input and provide an internal data output. The internal clock generating circuit is disposed to generate an internal clock signal having a frequency higher than that of an external clock signal. The clock selecting circuit is disposed to select between the external clock signal and the internal clock signal and send the selected clock signal to the clock synchronous memory. The data output converting circuit is disposed to convert the internal data output into an external data output in synchronization with a clock signal having a frequency lower than that of the internal clock signal. The data output selecting circuit is disposed to select between the internal data output and the external data output and provide the selected data output.
    • 公开了一种半导体集成电路，其包括时钟同步存储器，内部时钟发生电路，时钟选择电路，数据输出转换电路和数据输出选择电路。 时钟同步存储器被设置为接收控制信号，地址信号和数据输入并提供内部数据输出。 内部时钟发生电路被设置为产生具有高于外部时钟信号的频率的内部时钟信号。 时钟选择电路被设置为在外部时钟信号和内部时钟信号之间进行选择，并将选择的时钟信号发送到时钟同步存储器。 数据输出转换电路被设置成与具有低于内部时钟信号的频率的时钟信号同步地将内部数据输出转换成外部数据输出。 数据输出选择电路被设置为在内部数据输出和外部数据输出之间进行选择，并提供所选择的数据输出。
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