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    • 1. 发明申请
      US20060020741A1 Synchronization of active flag and status bus flags in a multi-queue first-in first-out memory system 有权
    • Synchronization of active flag and status bus flags in a multi-queue first-in first-out memory system
    • 多队列先进先出存储器系统中的活动标志和状态总线标志的同步
    • US20060020741A1
    • 2006-01-26
    • US11040804
    • 2005-01-21
    • Mario Au , Jason Mo , Cheng-Han Wu
    • Mario Au , Jason Mo , Cheng-Han Wu
    • G06F12/00
    • G06F5/065 , G06F5/14
    • A flag logic circuit includes a first comparator configured to generate a first flag value associated with an active read queue of a multi-queue memory device, and a second comparator configured to generate a second flag value associated with an active write queue of the multi-queue memory device. A dual-port memory is adapted to store a flag value for each queue of the multi-queue memory device. The dual-port memory has a first write port configured to receive the first flag value and a second write port configured to receive the second flag value. A first stage storage element is configured to latch each of the flag values stored in the dual-port memory in response to a first clock signal, such that the flag values are synchronized on an active status bus and flag status bus.
    • 标志逻辑电路包括：第一比较器，被配置为产生与多队列存储器件的主动读取队列相关联的第一标志值;以及第二比较器，被配置为生成与多队列存储器件的主动读取队列相关联的第二标志值， 队列存储设备。 双端口存储器适于存储多队列存储器设备的每个队列的标志值。 双端口存储器具有被配置为接收第一标志值的第一写入端口和被配置为接收第二标志值的第二写入端口。 第一级存储元件被配置为响应于第一时钟信号来锁存存储在双端口存储器中的每个标志值，使得标志值在活动状态总线和标志状态总线上同步。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 2. 发明申请
      US20060020742A1 Status bus accessing only available quadrants during loop mode operation in a multi-queue first-in first-out memory system 有权
    • Status bus accessing only available quadrants during loop mode operation in a multi-queue first-in first-out memory system
    • 在多队列先进先出存储器系统中，状态总线仅在循环模式操作期间仅访问可用象限
    • US20060020742A1
    • 2006-01-26
    • US11040893
    • 2005-01-21
    • Mario Au , Jason Mo , Cheng-Han Wu
    • Mario Au , Jason Mo , Cheng-Han Wu
    • G06F12/00
    • G06F5/065
    • A flag logic circuit is provided for use in a multi-queue memory device having a plurality of queues. A first stage memory stores a flag value for each of the queues in the multi-queue memory device. Flag values are routed from the first stage memory to a flag status bus having a width N in the manner described below. A status bus control circuit receives a signal that identifies the number of queues M actually used by the multi-queue memory device, and in response, generates a repeating pattern of X control values, wherein X is equal to (M−(M mod N))/N+1. A selector circuit sequentially routes X sets of N flag values from the first stage memory to the flag status bus in response to the repeating pattern of X control values. The X sets of N flag values include the flag values associated with the queues actually used.
    • 提供了一种用于具有多个队列的多队列存储装置中的标志逻辑电路。 第一级存储器存储多队列存储器设备中的每个队列的标志值。 标志值以下述方式从第一级存储器路由到具有宽度N的标志状态总线。 状态总线控制电路接收识别由多队列存储装置实际使用的队列数M的信号，并且作为响应，生成X个控制值的重复模式，其中X等于（M-（M mod N ））/ N + 1。 响应于X控制值的重复模式，选择器电路将X组N标志值从第一级存储器顺序路由到标志状态总线。 X组N标志值包括与实际使用的队列相关联的标志值。
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    • 3. 发明授权
      US07269700B2 Status bus accessing only available quadrants during loop mode operation in a multi-queue first-in first-out memory system 有权
    • Status bus accessing only available quadrants during loop mode operation in a multi-queue first-in first-out memory system
    • 在多队列先进先出存储器系统中，状态总线仅在循环模式操作期间仅访问可用象限
    • US07269700B2
    • 2007-09-11
    • US11040893
    • 2005-01-21
    • Mario Au , Jason Z. Mo , Cheng-Han Wu
    • Mario Au , Jason Z. Mo , Cheng-Han Wu
    • G06F12/00 , G06F13/00 , G06F13/28 , G06F3/00 , G11C7/10
    • G06F5/065
    • A flag logic circuit is provided for use in a multi-queue memory device having a plurality of queues. A first stage memory stores a flag value for each of the queues in the multi-queue memory device. Flag values are routed from the first stage memory to a flag status bus having a width N in the manner described below. A status bus control circuit receives a signal that identifies the number of queues M actually used by the multi-queue memory device, and in response, generates a repeating pattern of X control values, wherein X is equal to (M−(M mod N))/N+1. A selector circuit sequentially routes X sets of N flag values from the first stage memory to the flag status bus in response to the repeating pattern of X control values. The X sets of N flag values include the flag values associated with the queues actually used.
    • 提供了一种用于具有多个队列的多队列存储装置中的标志逻辑电路。 第一级存储器存储多队列存储器设备中的每个队列的标志值。 标志值以下述方式从第一级存储器路由到具有宽度N的标志状态总线。 状态总线控制电路接收识别由多队列存储装置实际使用的队列数M的信号，并且作为响应，生成X个控制值的重复模式，其中X等于（M-（M mod N ））/ N + 1。 响应于X控制值的重复模式，选择器电路将X组N标志值从第一级存储器顺序地路由到标志状态总线。 X组N标志值包括与实际使用的队列相关联的标志值。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US07257687B2 Synchronization of active flag and status bus flags in a multi-queue first-in first-out memory system 有权
    • Synchronization of active flag and status bus flags in a multi-queue first-in first-out memory system
    • 多队列先进先出存储器系统中的活动标志和状态总线标志的同步
    • US07257687B2
    • 2007-08-14
    • US11040804
    • 2005-01-21
    • Mario Au , Jason Z. Mo , Cheng-Han Wu
    • Mario Au , Jason Z. Mo , Cheng-Han Wu
    • G06F12/00 , G06F13/00 , G06F13/28 , G06F3/00 , G06F5/00 , G11C7/10
    • G06F5/065 , G06F5/14
    • A flag logic circuit includes a first comparator configured to generate a first flag value associated with an active read queue of a multi-queue memory device, and a second comparator configured to generate a second flag value associated with an active write queue of the multi-queue memory device. A dual-port memory is adapted to store a flag value for each queue of the multi-queue memory device. The dual-port memory has a first write port configured to receive the first flag value and a second write port configured to receive the second flag value. A first stage storage element is configured to latch each of the flag values stored in the dual-port memory in response to a first clock signal, such that the flag values are synchronized on an active status bus and flag status bus.
    • 标志逻辑电路包括：第一比较器，被配置为产生与多队列存储器件的主动读取队列相关联的第一标志值;以及第二比较器，被配置为生成与多队列存储器件的主动读取队列相关联的第二标志值， 队列存储设备。 双端口存储器适于存储多队列存储器设备的每个队列的标志值。 双端口存储器具有被配置为接收第一标志值的第一写入端口和被配置为接收第二标志值的第二写入端口。 第一级存储元件被配置为响应于第一时钟信号来锁存存储在双端口存储器中的每个标志值，使得标志值在活动状态总线和标志状态总线上同步。
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