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    • 3. 发明申请
      US20070103214A1 Switchable PLL circuit 有权
    • Switchable PLL circuit
    • 可切换PLL电路
    • US20070103214A1
    • 2007-05-10
    • US11593738
    • 2006-11-07
    • Michael Drexler , Ralf-Detlef Schaefer
    • Michael Drexler , Ralf-Detlef Schaefer
    • H03L7/06
    • H03L7/143 , H03L7/07 , H03L7/22
    • An electronic circuit includes a first and a second PLL stage (PLL1, PLL2) that can be switched in parallel or in series depending on locking of the first one of the PLL circuits to an input signal (IN). When in parallel, only the second PLL circuit (PLL2) is actively supplying a clock signal to the output of the electronic circuit. The first PLL circuit (PLL1) continues trying to lock onto the input signal (IN). A lock detector (LD) monitors the locking status of the first PLL circuit (PLL1) to the input signal (IN) and, upon locking, sets switches (S1, S2) to couple the output of the first PLL circuit (PLL1) to the input of the second PLL circuit (PLL2), and to couple the output of the second PLL circuit (PLL2) to the input of the first PLL circuit (PLL1).
    • 电子电路包括第一和第二PLL级（PLL 1，PLL 2），其可以根据PLL电路中的第一个锁定到输入信号（IN）并联或串联。 当并行地，只有第二PLL电路（PLL 2）正在向电子电路的输出主动地提供时钟信号。 第一个PLL电路（PLL 1）继续尝试锁定输入信号（IN）。 锁定检测器（LD）监视第一PLL电路（PLL 1）对输入信号（IN）的锁定状态，并且在锁定时，设置开关（S1，S2）以耦合第一PLL电路的输出 PLL 1）连接到第二PLL电路（PLL2）的输入，并将第二PLL电路（PLL 2）的输出耦合到第一PLL电路（PLL 1）的输入端。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US07576576B2 Switchable PLL circuit 有权
    • Switchable PLL circuit
    • 可切换PLL电路
    • US07576576B2
    • 2009-08-18
    • US11593738
    • 2006-11-07
    • Michael Drexler , Ralf-Detlef Schaefer
    • Michael Drexler , Ralf-Detlef Schaefer
    • H03L7/06
    • H03L7/143 , H03L7/07 , H03L7/22
    • An electronic circuit includes a first and a second PLL stage (PLL1, PLL2) that can be switched in parallel or in series depending on locking of the first one of the PLL circuits to an input signal (IN). When in parallel, only the second PLL circuit (PLL2) is actively supplying a clock signal to the output of the electronic circuit. The first PLL circuit (PLL1) continues trying to lock onto the input signal (IN). A lock detector (LD) monitors the locking status of the first PLL circuit (PLL1) to the input signal (IN) and, upon locking, sets switches (S1, S2) to couple the output of the first PLL circuit (PLL1) to the input of the second PLL circuit (PLL2), and to couple the output of the second PLL circuit (PLL2) to the input of the first PLL circuit (PLL1).
    • 电子电路包括第一和第二PLL级（PLL1，PLL2），其可以根据PLL电路中的第一个PLL锁定到输入信号（IN）并联或串联。 当并行地，只有第二PLL电路（PLL2）正在向电子电路的输出端主动地提供时钟信号。 第一个PLL电路（PLL1）继续尝试锁定输入信号（IN）。 锁定检测器（LD）监视第一PLL电路（PLL1）与输入信号（IN）的锁定状态，并且在锁定时，设置开关（S1，S2）以将第一PLL电路（PLL1）的输出耦合到 第二PLL电路（PLL2）的输入，并将第二PLL电路（PLL2）的输出耦合到第一PLL电路（PLL1）的输入端。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
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