专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

US07632746B2 Method for patterning metal line in semiconductor device 失效
标题翻译：在半导体器件中图案化金属线的方法
公开(公告)号：US07632746B2
公开(公告)日：2009-12-15
申请号：US11641295
申请日：2006-12-18
申请人： Ki-Won Nam , Seung-Bum Kim
发明人： Ki-Won Nam , Seung-Bum Kim
IPC分类号： H01L21/00
CPC分类号： H01L21/76841 , H01L21/02071 , H01L21/32135
摘要： A method for patterning a metal line includes forming a barrier metal layer and a metal layer, etching the metal layer, etching the barrier metal layer to form a passivation layer on an etched surface of the barrier metal layer, and cleaning a resultant structure where the passivation layer is formed.
摘要翻译：图案化金属线的方法包括形成阻挡金属层和金属层，蚀刻金属层，蚀刻阻挡金属层以在阻挡金属层的蚀刻表面上形成钝化层，并且清洗所得到的结构，其中形成钝化层。

2. 发明申请

US20060292843A1 Method for fabricating semiconductor device 审中-公开
标题翻译：制造半导体器件的方法
公开(公告)号：US20060292843A1
公开(公告)日：2006-12-28
申请号：US11323525
申请日：2005-12-29
申请人： Seung-Bum Kim , Ki-Won Nam
发明人： Seung-Bum Kim , Ki-Won Nam
IPC分类号： H01L21/465
CPC分类号： H01L21/76897
摘要： Provided is a method for fabricating a semiconductor device, capable of increasing a contact open margin and minimizing a shoulder loss of a gate line. The method includes: forming a gate line on a substrate, the gate line including a first hard mask and a second hard mask; forming an inter-layer insulating layer over the substrate and the gate line; stacking a contact mask and an anti-reflective coating layer on the inter-layer insulating layer, the contact mask defining a contact region; and etching the contact mask and the anti-reflective coating layer until the first and second hard masks are exposed.
摘要翻译：提供了一种制造半导体器件的方法，其能够增加接触开口边缘并最小化栅极线的肩部损耗。该方法包括：在衬底上形成栅极线，栅极线包括第一硬掩模和第二硬掩模; 在衬底和栅极线上形成层间绝缘层; 在所述层间绝缘层上层叠接触掩模和抗反射涂层，所述接触掩模限定接触区域; 以及蚀刻所述接触掩模和所述抗反射涂层，直到暴露所述第一和第二硬掩模。

3. 发明申请

US20080003813A1 Method for patterning metal line in semiconductor device 失效
标题翻译：在半导体器件中图案化金属线的方法
公开(公告)号：US20080003813A1
公开(公告)日：2008-01-03
申请号：US11641295
申请日：2006-12-18
申请人： Ki-Won Nam , Seung-Bum Kim
发明人： Ki-Won Nam , Seung-Bum Kim
IPC分类号： H01L21/44
CPC分类号： H01L21/76841 , H01L21/02071 , H01L21/32135
摘要： A method for patterning a metal line includes forming a barrier metal layer and a metal layer, etching the metal layer, etching the barrier metal layer to form a passivation layer on an etched surface of the barrier metal layer, and cleaning a resultant structure where the passivation layer is formed.
摘要翻译：图案化金属线的方法包括形成阻挡金属层和金属层，蚀刻金属层，蚀刻阻挡金属层以在阻挡金属层的蚀刻表面上形成钝化层，以及清洗所得结构，其中形成钝化层。

4. 发明授权

US07557030B2 Method for fabricating a recess gate in a semiconductor device 有权
标题翻译：在半导体器件中制造凹槽的方法
公开(公告)号：US07557030B2
公开(公告)日：2009-07-07
申请号：US11594072
申请日：2006-11-08
申请人： Seung-Bum Kim , Ki-Won Nam
发明人： Seung-Bum Kim , Ki-Won Nam
IPC分类号： H01L21/20
CPC分类号： H01L27/10876
摘要： A method for fabricating a recess gate in a semiconductor device is provided. The method includes selectively etching an active region of a substrate to form a recess pattern, performing a post treatment on the recess pattern using a plasma, and forming a gate pattern in the recess pattern.
摘要翻译：提供了一种在半导体器件中制造凹槽的方法。该方法包括选择性地蚀刻衬底的有源区以形成凹陷图案，使用等离子体对凹陷图案进行后处理，以及在凹陷图案中形成栅极图案。

5. 发明申请

US20080044992A1 Method for fabricating a recess gate in a semiconductor device 有权
标题翻译：在半导体器件中制造凹槽的方法
公开(公告)号：US20080044992A1
公开(公告)日：2008-02-21
申请号：US11594072
申请日：2006-11-08
申请人： Seung-Bum Kim , Ki-Won Nam
发明人： Seung-Bum Kim , Ki-Won Nam
IPC分类号： H01L21/3205
CPC分类号： H01L27/10876
摘要： A method for fabricating a recess gate in a semiconductor device is provided. The method includes selectively etching an active region of a substrate to form a recess pattern, performing a post treatment on the recess pattern using a plasma, and forming a gate pattern in the recess pattern.
摘要翻译：提供了一种在半导体器件中制造凹槽的方法。该方法包括选择性地蚀刻衬底的有源区以形成凹陷图案，使用等离子体对凹陷图案进行后处理，以及在凹陷图案中形成栅极图案。

6. 发明申请

US20140074644A1 ON-LINE SALES SYSTEM USING A SOCIAL AUCTION 审中-公开
标题翻译：在线销售系统使用社会拍卖
公开(公告)号：US20140074644A1
公开(公告)日：2014-03-13
申请号：US14116736
申请日：2012-05-10
申请人： Ki-Won Nam
发明人： Ki-Won Nam
IPC分类号： G06Q30/08
CPC分类号： G06Q30/08
摘要： Disclosed is an on-line sales system using a social auction capable of giving an increased discount rate as time progresses to a reserved purchaser paying for products in part based on a future purchasing condition on products, providing a divided purchase ticket to participate in a social auction to the purchaser so as to make a bid one time only, activating a sale of participating companies by progressing the social auction, supporting an integrated successful bid price corresponding to a bid signal of a purchaser at the time of purchasing products, and activating a sale in an open market from which the divided purchase ticket is issued. According to the on-line sales system using a social auction, the seller sells the divided purchase ticket to assure a future sale, thereby easily securing production funds, implementing planned production, and effectively performing promotion and sales.
摘要翻译：披露了一种使用社交拍卖的在线销售系统，可以根据产品的未来采购条件部分地向保留的购买者付款的预订购买者提供更高的折扣率，提供分享的购买票参与社交拍卖给购买者，以便只进行一次投标，通过进行社交拍卖激活参与公司的销售，在购买产品时支持与买方的投标信号对应的综合成功投标价格，并激活在公开市场上销售分开的采购票。根据使用社交拍卖的在线销售系统，卖方销售分割的采购票，以确保未来的销售，从而容易地确保生产资金，实施计划生产，有效执行促销和销售。

7. 发明授权

US07803710B2 Method for fabricating semiconductor device capable of decreasing critical dimension in peripheral region 失效
标题翻译：制造能够减小外围区域临界尺寸的半导体器件的方法
公开(公告)号：US07803710B2
公开(公告)日：2010-09-28
申请号：US12484748
申请日：2009-06-15
申请人： Kyung-Won Lee , Ki-Won Nam
发明人： Kyung-Won Lee , Ki-Won Nam
IPC分类号： H01L21/306
CPC分类号： H01L21/31144 , H01L21/31116 , H01L21/32139 , H01L27/10894
摘要： A method for fabricating a semiconductor device where a critical dimension in a peripheral region is decreased. The method includes the steps of: forming a silicon nitride layer on a substrate including a cell region and a peripheral region; forming a silicon oxynitride layer on the silicon nitride layer; forming a line-type photoresist pattern on the silicon oxynitride layer such that the photoresist pattern in the cell region has a width larger than that of a final pattern structure and the photoresist pattern in the peripheral region has a width that reduces an incidence of pattern collapse; etching the silicon oxynitride layer and the silicon nitride layer until widths of a remaining silicon oxynitride layer and a remaining silicon nitride layer are smaller than the width of the photoresist pattern used as an etch mask through suppressing generation of polymers; and over-etching the remaining silicon nitride layer.
摘要翻译：一种半导体器件的制造方法，其中周边区域的临界尺寸减小。该方法包括以下步骤：在包括单元区域和周边区域的基板上形成氮化硅层; 在氮化硅层上形成氧氮化硅层; 在氮氧化硅层上形成线型光致抗蚀剂图案，使得单元区域中的光致抗蚀剂图案的宽度大于最终图案结构的宽度，并且周边区域中的光致抗蚀剂图案具有减小图案崩溃的发生率的宽度 ; 通过抑制聚合物的产生，蚀刻硅氧氮化物层和氮化硅层，直到剩余的氮氧化硅层和剩余的氮化硅层的宽度小于用作蚀刻掩模的光致抗蚀剂图案的宽度; 并过剩蚀刻剩余的氮化硅层。

8. 发明申请

US20090253263A1 METHOD FOR FABRICATING SEMICONDUCTOR DEVICE CAPABLE OF DECREASING CRITICAL DIMENSION IN PERIPHERAL REGION 失效
标题翻译：用于制造能够减少外围区域关键尺寸的半导体器件的方法
公开(公告)号：US20090253263A1
公开(公告)日：2009-10-08
申请号：US12484748
申请日：2009-06-15
申请人： Kyung-Won Lee , Ki-Won Nam
发明人： Kyung-Won Lee , Ki-Won Nam
IPC分类号： H01L21/306
CPC分类号： H01L21/31144 , H01L21/31116 , H01L21/32139 , H01L27/10894
摘要： A method for fabricating a semiconductor device where a critical dimension in a peripheral region is decreased. The method includes the steps of: forming a silicon nitride layer on a substrate including a cell region and a peripheral region; forming a silicon oxynitride layer on the silicon nitride layer; forming a line-type photoresist pattern on the silicon oxynitride layer such that the photoresist pattern in the cell region has a width larger than that of a final pattern structure and the photoresist pattern in the peripheral region has a width that reduces an incidence of pattern collapse; etching the silicon oxynitride layer and the silicon nitride layer until widths of a remaining silicon oxynitride layer and a remaining silicon nitride layer are smaller than the width of the photoresist pattern used as an etch mask through suppressing generation of polymers; and over-etching the remaining silicon nitride layer.
摘要翻译：一种半导体器件的制造方法，其中周边区域的临界尺寸减小。该方法包括以下步骤：在包括单元区域和周边区域的基板上形成氮化硅层; 在氮化硅层上形成氧氮化硅层; 在氮氧化硅层上形成线型光致抗蚀剂图案，使得单元区域中的光致抗蚀剂图案的宽度大于最终图案结构的宽度，并且周边区域中的光致抗蚀剂图案具有减小图案崩溃的发生率的宽度 ; 通过抑制聚合物的产生，蚀刻硅氧氮化物层和氮化硅层，直到剩余的氮氧化硅层和剩余的氮化硅层的宽度小于用作蚀刻掩模的光致抗蚀剂图案的宽度; 并过剩蚀刻剩余的氮化硅层。

9. 发明申请

US20080160778A1 Method for forming pattern using hard mask 失效
标题翻译：使用硬掩模形成图案的方法
公开(公告)号：US20080160778A1
公开(公告)日：2008-07-03
申请号：US11823770
申请日：2007-06-28
申请人： Ki-Won Nam , Ky-Hyun Han
发明人： Ki-Won Nam , Ky-Hyun Han
IPC分类号： H01L21/467
CPC分类号： H01L21/0332 , H01L21/32139
摘要： A method for forming a pattern in a semiconductor device includes forming an etch target layer, forming a hard mask over the etch target layer, the hard mask including a multiple-layer stack structure comprising a bottom layer, a transformed layer, and an upper layer, wherein the transformed layer is formed by transforming a surface of the bottom layer. The hard mask and the etch target layer are etched.
摘要翻译：一种用于在半导体器件中形成图案的方法包括形成蚀刻目标层，在蚀刻目标层上形成硬掩模，硬掩模包括多层堆叠结构，该多层堆叠结构包括底层，变换层和上层，其中通过转换底层的表面形成变形层。硬掩模和蚀刻目标层被蚀刻。

10. 发明申请

US20080003822A1 Method for fabricating semiconductor device 审中-公开
标题翻译：制造半导体器件的方法
公开(公告)号：US20080003822A1
公开(公告)日：2008-01-03
申请号：US11805105
申请日：2007-05-22
申请人： Ki-Won Nam , Ju-Hee Hwang
发明人： Ki-Won Nam , Ju-Hee Hwang
IPC分类号： H01L21/44
CPC分类号： H01L21/02074 , H01L21/32115
摘要： A method for fabricating a semiconductor device includes forming an insulation pattern including an open region over a substrate, forming a polysilicon layer over the insulation pattern, the open region, and the substrate, performing an etch-back process on the polysilicon layer to form a plug, and removing polymers generated during the etch-back process using a gas mixture including a first gas comprising a fluorine functional group and a second gas comprising an oxygen functional group.
摘要翻译：一种制造半导体器件的方法包括在衬底上形成包括开放区域的绝缘图案，在绝缘图案，开放区域和衬底之上形成多晶硅层，在多晶硅层上执行回蚀处理，以形成使用包括包含氟官能团的第一气体和包含氧官能团的第二气体的气体混合物在回蚀工艺期间产生的聚合物堵塞和除去。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式