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    • 1. 发明授权
      US06591354B1 Separate byte control on fully synchronous pipelined SRAM 失效
    • Separate byte control on fully synchronous pipelined SRAM
    • 完全同步流水线SRAM上的单独字节控制
    • US06591354B1
    • 2003-07-08
    • US09320378
    • 1999-05-26
    • John R. Mick , Mark W. Baumann
    • John R. Mick , Mark W. Baumann
    • G06F938
    • G11C11/419
    • A memory system including a memory array, an input circuit and a logic circuit is presented. The input circuit is coupled to receive a memory address and a set of individual write controls for each byte of data word. During a write operation, the input circuit also receives the corresponding write data to be written into the SRAM. The logic circuit causes the write data and write control information to be stored in the input circuit for the duration of any sequential read operations immediately following the write operation and then to be read into memory during a subsequent write operation. During the read operation, data which is stored in the write data storage registers prior to being read into the memory can be read out from the memory system should the address of one or more read operations equal the address of the data to be written into the memory while temporarily stored in the write data storage registers. The logic circuit also detects which bytes of data are not to be written into the SRAM so that, during a read operation, those bytes not to be written into the SRAM are read from the SRAM in order to output a complete word corresponding to the value at the read address. No “bus turnaround” down time is experienced by the system thereby increasing the bandwidth of the system. The system can operate in a single pipeline mode or a dual pipeline mode.
    • 提出了包括存储器阵列，输入电路和逻辑电路的存储器系统。 输入电路被耦合以接收数据字的每个字节的存储器地址和一组单独的写入控制。 在写入操作期间，输入电路还接收要写入SRAM的相应写入数据。 逻辑电路使得写入数据和写入控制信息在写入操作之后的任何顺序读取操作期间存储在输入电路中，然后在随后的写入操作期间被读取到存储器中。 在读取操作期间，如果一个或多个读取操作的地址等于要写入到存储器中的数据的地址，则可以从存储器系统读出在写入存储器之前存储在写入数据存储寄存器中的数据 存储器，同时临时存储在写入数据存储寄存器中。 逻辑电路还检测哪些字节的数据不被写入SRAM，使得在读取操作期间，从SRAM读出不写入SRAM的那些字节，以输出与该值对应的完整字 在读地址。 系统经历了“总线周转”停机时间，从而增加了系统的带宽。 系统可以在单管道模式或双管道模式下运行。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 2. 发明授权
      US6115320A Separate byte control on fully synchronous pipelined SRAM 失效
    • Separate byte control on fully synchronous pipelined SRAM
    • 完全同步流水线SRAM上的单独字节控制
    • US6115320A
    • 2000-09-05
    • US28206
    • 1998-02-23
    • John R. Mick , Mark W. Baumann
    • John R. Mick , Mark W. Baumann
    • G11C11/419 , G11C8/00
    • G11C11/419
    • A memory system including a memory array, an input circuit and a logic circuit is presented. The input circuit is coupled to receive a memory address and a set of individual write controls for each byte of data word. During a write operation, the input circuit also receives the corresponding write data to be written into the SRAM. The logic circuit causes the write data and write control information to be stored in the input circuit for the duration of any sequential read operations immediately following the write operation and then to be read into memory during a subsequent write operation. During the read operation, data which is stored in the write data storage registers prior to being read into the memory can be read out from the memory system should the address of one or more read operations equal the address of the data to be written into the memory while temporarily stored in the write data storage registers.
    • 提出了包括存储器阵列，输入电路和逻辑电路的存储器系统。 输入电路被耦合以接收数据字的每个字节的存储器地址和一组单独的写入控制。 在写入操作期间，输入电路还接收要写入SRAM的相应写入数据。 逻辑电路使得写入数据和写入控制信息在写入操作之后的任何顺序读取操作期间存储在输入电路中，然后在随后的写入操作期间被读取到存储器中。 在读取操作期间，如果一个或多个读取操作的地址等于要写入到存储器中的数据的地址，则可以从存储器系统读出在写入存储器之前存储在写入数据存储寄存器中的数据 存储器，同时临时存储在写入数据存储寄存器中。
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    • 3. 发明授权
      US6081478A Separate byte control on fully synchronous pipelined SRAM 有权
    • Separate byte control on fully synchronous pipelined SRAM
    • 完全同步流水线SRAM上的单独字节控制
    • US6081478A
    • 2000-06-27
    • US320410
    • 1999-05-26
    • John R. Mick , Mark W. Baumann
    • John R. Mick , Mark W. Baumann
    • G11C11/419 , G11C8/00
    • G11C11/419
    • A memory system including a memory array, an input circuit and a logic circuit is presented. The input circuit is coupled to receive a memory address and a set of individual write controls for each byte of data word. During a write operation, the input circuit also receives the corresponding write data to be written into the SRAM. The logic circuit causes the write data and write control information to be stored in the input circuit for the duration of any sequential read operations immediately following the write operation and then to be read into memory during a subsequent write operation. During the read operation, data which is stored in the write data storage registers prior to being read into the memory can be read out from the memory system should the address of one or more read operations equal the address of the data to be written into the memory while temporarily stored in the write data storage registers. The logic circuit also detects which bytes of data are not to be written into the SRAM so that, during a read operation, those bytes not to be written into the SRAM are read from the SRAM in order to output a complete word corresponding to the value at the read address.
    • 提出了包括存储器阵列，输入电路和逻辑电路的存储器系统。 输入电路被耦合以接收数据字的每个字节的存储器地址和一组单独的写入控制。 在写入操作期间，输入电路还接收要写入SRAM的相应写入数据。 逻辑电路使得写入数据和写入控制信息在写入操作之后的任何顺序读取操作期间存储在输入电路中，然后在随后的写入操作期间被读取到存储器中。 在读取操作期间，如果一个或多个读取操作的地址等于要写入到存储器中的数据的地址，则可以从存储器系统读出在写入存储器之前存储在写入数据存储寄存器中的数据 存储器，同时临时存储在写入数据存储寄存器中。 逻辑电路还检测哪些字节的数据不被写入SRAM，使得在读取操作期间，从SRAM读出不写入SRAM的那些字节，以输出与该值对应的完整字 在读地址。
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    • 4. 发明授权
      US06381684B1 Quad data rate RAM 有权
    • Quad data rate RAM
    • 四路数据速率RAM
    • US06381684B1
    • 2002-04-30
    • US09300758
    • 1999-04-26
    • Stanley A. Hronik , Mark W. Baumann
    • Stanley A. Hronik , Mark W. Baumann
    • G06F1200
    • G11C7/1066 , G11C7/10 , G11C7/1018 , G11C7/1072
    • A quad data rate RAM (100) in accordance with the invention is a burst synchronous RAM with separate data buses (Data-In, Data-Out) for read and write data. Data can be transferred on both buses and on both the rising and the falling edge of the clock (CLK). Operating at the maximum throughput, four data items are transferred per clock cycle. In one embodiment, data is written to or read from the RAM in bursts of four data items. The RAM includes four independent internal RAM blocks (44-47). in a write burst, (i) a write address, (ii) control signal(s), and (iii) four write data items are sequentially presented to the respective four internal RAM blocks at the respective four clock edges of two consecutive clock cycles. A read burst is carried out similar to a write burst except that there is a one clock cycle latency between the four read data items and the burst address.
    • 根据本发明的四数据速率RAM（100）是具有用于读取和写入数据的单独的数据总线（数据输入，数据输出）的突发同步RAM。 数据可以在总线上同时在时钟（CLK）的上升沿和下降沿传输。 以最大吞吐量运行，每个时钟周期传输四个数据项。 在一个实施例中，数据以四个数据项的突发写入RAM或从RAM读取。 RAM包括四个独立的内部RAM块（44-47）。 在写入脉冲串中，（i）写入地址，（ii）控制信号和（iii）四个写入数据项在两个连续时钟周期的相应四个时钟沿依次呈现给相应的四个内部RAM块 。 除了在四个读取数据项和突发地址之间存在一个时钟周期的延迟之外，类似于写突发执行读脉冲串。
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