会员体验
专利管家（专利管理）
工作空间（专利管理）
风险监控（情报监控）
数据分析（专利分析）
侵权分析（诉讼无效）
联系我们
交流群
官方交流：
QQ群： 891211   
微信请扫码    >>>
现在联系顾问~
下载
著录项
PDF全文
热词
    • 1. 发明授权
      US06754780B1 Providing data in response to a read command that maintains cache line alignment 失效
    • Providing data in response to a read command that maintains cache line alignment
    • 提供数据以响应维护高速缓存行对齐的读取命令
    • US06754780B1
    • 2004-06-22
    • US09542969
    • 2000-04-04
    • Jeff M. Carlson , Ryan A. Callison
    • Jeff M. Carlson , Ryan A. Callison
    • G06F1200
    • G06F12/0877 , G06F12/04 , G06F12/0862
    • Efficient memory operation is provided by maintaining alignment with cache line boundaries in response to a read command. A prefetching scheme is used to limit the amount of operations needed to respond to a read command. In addition, the prefetch amount is initially adjusted where the starting address of the read request falls in between cache line boundaries. The adjusted read amount is determined based on the misaligned portion from the starting address of the read request to the nearest cache line boundary outside of the requested data block, such that the adjusted read amount ends on a cache line boundary. Subsequent read requests to the same data block will thereby begin at the last cache line boundary and end upon a subsequent cache line boundary by providing the pre-configured prefetch data amount corresponding to the requesting master device. Efficient bus utilization and memory controller operation efficiency is maximized by allowing the memory control to operate and respond to read requests in data amounts maintaining cache line alignment.
    • 响应于读取命令，通过保持与高速缓存线边界的对准来提供高效的存储器操作。 预取方案用于限制响应读取命令所需的操作量。 另外，在读取请求的起始地址落在高速缓存行边界之间的情况下，最初调整预取量。 基于从读取请求的开始地址到所请求的数据块之外的最近的高速缓存行边界的未对准部分确定调整后的读取量，使得调整的读取量在高速缓存行边界上结束。 因此，对相同数据块的后续读取请求将在最后的高速缓存行边界开始，并通过提供与请求主设备相对应的预先配置的预取数据量而在随后的高速缓存行边界上结束。 通过允许存储器控制来操作和响应以维持高速缓存线对齐的数据量的读请求来最大化总线利用率和存储器控制器操作效率。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 2. 发明授权
      US06807590B1 Disconnecting a device on a cache line boundary in response to a write command 失效
    • Disconnecting a device on a cache line boundary in response to a write command
    • 响应于写命令，断开缓存线边界上的设备
    • US06807590B1
    • 2004-10-19
    • US09542157
    • 2000-04-04
    • Jeff M. Carlson , Ryan A. Callison
    • Jeff M. Carlson , Ryan A. Callison
    • G06F1314
    • G06F12/0802 , G06F2212/306
    • Efficient bus operations is provided by maintaining alignment with cache line boundaries in response to a write command. A write buffer in a bridge device receives data from any one of a multiple number of bus interfaces. Write buffer management is utilized to monitor on a continuous basis the amount of free space available in the write buffer. When the data in the write buffer approaches the capacity of the write buffer, the system prepares for a potential disconnect of the write initiating device from the bridge device. Data alignment with cache line boundaries is maintained upon disconnect by adjusting the available free space in the write buffer to equal a multiple of a cache line amount of data. The write initiating device is disconnected when the data in the write buffer equals a write buffer full status.
    • 响应于写命令，通过保持与高速缓存线边界的对准来提供有效的总线操作。 桥接器件中的写入缓冲器从多个总线接口中的任何一个接收数据。 写缓冲区管理用于连续监视写入缓冲区中可用空间的数量。 当写缓冲区中的数据接近写入缓冲器的容量时，系统准备写入启动设备与桥接器件的潜在断开。 通过调整写入缓冲器中的可用空闲空间等于高速缓存行数据量的倍数来保持与高速缓存线边界的数据对齐。 当写入缓冲区中的数据等于写入缓冲区满状态时，写入启动设备被断开。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 6. 发明授权
      US5469548A Disk array controller having internal protocol for sending address/transfer count information during first/second load cycles and transferring data after receiving an acknowldgement 失效
    • Disk array controller having internal protocol for sending address/transfer count information during first/second load cycles and transferring data after receiving an acknowldgement
    • 磁盘阵列控制器具有用于在第一/第二加载周期期间发送地址/传送计数信息的内部协议，并且在接收到确认之后传送数据
    • US5469548A
    • 1995-11-21
    • US263018
    • 1994-06-20
    • Ryan A. Callison , Gregory T. Chandler , Thomas W. Grieff
    • Ryan A. Callison , Gregory T. Chandler , Thomas W. Grieff
    • G06F3/06 , G06F12/08 , G06F13/12 , G06F7/22
    • G06F3/0601 , G06F12/0866 , G06F13/124 , G06F2003/0692
    • A disk array controller board which utilizes an EISA bus master which is a slave on its internal data bus to allow an advanced drive array controller chip (ADAC) to operate as a master. The ADAC is connected to transfer buffer RAM. The protocol of the internal data bus provides for a cycle to load a host memory address into the bus slave, to provide transfer count information and slave specific information and for a series of data transfer cycles. The local processor is connected to the EISA bus master and the ADAC to control operations and to provide certain information. The ADAC is controlled by structures referred to as command descriptor blocks (CDBs). Each CDB includes information which describes the various addresses, control bits and functional bits used by the ADAC to perform its transfer operations. The local processor directly writes and deposits data forming a CDB into the transfer buffer RAM. The ADAC obtains the CDB, loads the data into registers and then performs operations according to the information contained in these registers until a transfer is done. The ADAC itself performs operations, including automatic stripe scattering and gathering to develop contiguous host memory fields from striped array data. A series of CDBs can be chained so that a complex series of tasks can be developed. In one variation a string of CDBs is developed to transfer data but some data is transferred to the bit bucket, while other data is actually transferred.
    • 一种磁盘阵列控制器板，其使用作为其内部数据总线上的从机的EISA总线主机，以允许先进的驱动器阵列控制器芯片（ADAC）作为主机操作。 ADAC连接到传输缓冲RAM。 内部数据总线的协议提供了将主机存储器地址加载到总线从站中的周期，以提供传输计数信息和从属特定信息以及一系列数据传输周期。 本地处理器连接到EISA总线主控和ADAC控制操作并提供某些信息。 ADAC由称为命令描述符块（CDB）的结构控制。 每个CDB包括描述ADAC用于执行其传送操作的各种地址，控制位和功能位的信息。 本地处理器直接将形成CDB的数据写入并存储到传送缓冲器RAM中。 ADAC获得CDB，将数据加载到寄存器中，然后根据这些寄存器中包含的信息执行操作，直到传输完成。 ADAC本身执行操作，包括自动条纹散射和收集，以从条形阵列数据开发连续的主机内存字段。 一系列CDB可以链接，以便可以开发一系列复杂的任务。 在一个变化中，开发了一串CDB来传输数据，但是一些数据被传送到比特桶，而其他数据被实际传输。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
每页展示10个专利
每页展示10个专利
每页展示20个专利
每页展示50个专利
每页展示100个专利

IPRDB

最新中国发明专利 最新美国发明专利 技术领域 专利库 专利分类库 国际专利分类库

热门服务

会员版试用 API 数据接口 找代理 知嘟嘟专利交易 排行榜 大学排行榜 专利百科

关于我们

平台介绍 战略合作 网站地图

友情链接

知嘟嘟专利交易 国家知识产权局 中国商标网

联系方式


©2019-2023 上海吉码数字技术有限公司 版权所有，并保留所有权利 沪ICP备20016256号-6 沪公网安备31011702005475号