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    • 3. 发明申请
      US20080116524A1 DUAL STRESS LINER 审中-公开
    • DUAL STRESS LINER
    • 双应力衬管
    • US20080116524A1
    • 2008-05-22
    • US12018851
    • 2008-01-24
    • Xiangdong Chen , Haining Yang
    • Xiangdong Chen , Haining Yang
    • H01L27/08
    • H01L21/823807 , H01L29/7842
    • A semiconductor device structure is provided which includes a first field effect transistor (“FET”) having a first channel region, a first source region, a first drain region and a first gate conductor overlying the first channel region. A second FET is included which has a second channel region, a second source region, a second drain region and a second gate conductor overlying the second channel region. The first and second gate conductors are portions of a single elongated conductive member extending over both the first and second channel regions. A first stressed film overlies the first FET, the first stressed film applying a stress having a first value to the first channel region. A second stressed film overlies the second FET, the second stressed film applying a stress having a second value to the second channel region. The second value is substantially different from the first value. In addition, the first and second stressed films abut each other at a common boundary and present a substantially co-planar major surface at the common boundary.
    • 提供一种半导体器件结构，其包括第一场效应晶体管（“FET”），其具有第一沟道区，第一源极区，第一漏极区和覆盖第一沟道区的第一栅极导体。 包括第二FET，其具有覆盖第二沟道区的第二沟道区，第二源极区，第二漏极区和第二栅极导体。 第一和第二栅极导体是在第一和第二沟道区两者上延伸的单个细长导电构件的部分。 第一应力膜覆盖第一FET，第一应力膜将具有第一值的应力施加到第一沟道区。 第二应力膜覆盖第二FET，第二应力膜向第二沟道区施加具有第二值的应力。 第二个值与第一个值大不相同。 此外，第一和第二应力膜在共同边界处彼此邻接并且在共同边界处呈现基本上共平面的主表面。
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    • 4. 发明申请
      US20080050881A1 HETEROJUNCTION TUNNELING FIELD EFFECT TRANSISTORS, AND METHODS FOR FABRICATING THE SAME 失效
    • HETEROJUNCTION TUNNELING FIELD EFFECT TRANSISTORS, AND METHODS FOR FABRICATING THE SAME
    • 异常隧道场效应晶体管及其制造方法
    • US20080050881A1
    • 2008-02-28
    • US11931341
    • 2007-10-31
    • Xiangdong Chen , Haining Yang
    • Xiangdong Chen , Haining Yang
    • H01L21/336
    • H01L29/78 , H01L29/165 , H01L29/66356 , H01L29/7391
    • The present invention relates to a heterojunction tunneling effect transistor (TFET), which comprises spaced apart source and drain regions with a channel region located therebetween and a gate stack located over the channel region. The drain region comprises a first semiconductor material and is doped with a first dopant species of a first conductivity type. The source region comprises a second, different semiconductor material and is doped with a second dopant species of a second, different conductivity type. The gate stack comprises at least a gate dielectric and a gate conductor. When the heterojunction TFET is an n-channel TFET, the drain region comprises n-doped silicon, while the source region comprises p-doped silicon germanium. When the heterojunction TFET is a p-channel TFET, the drain region comprises p-doped silicon, while the source region comprises n-doped silicon carbide.
    • 本发明涉及异质结隧道效应晶体管（TFET），其包括间隔开的源极和漏极区，其中位于其间的沟道区和位于沟道区上方的栅极叠层。 漏极区域包括第一半导体材料并且掺杂有第一导电类型的第一掺杂物种类。 源区包括第二不同的半导体材料，并且掺杂有第二不同导电类型的第二掺杂物种。 栅极堆叠至少包括栅极电介质和栅极导体。 当异质结TFET是n沟道TFET时，漏极区域包括n掺杂的硅，而源极区域包括p掺杂的硅锗。 当异质结TFET是p沟道TFET时，漏极区包括p掺杂的硅，而源区包括n掺杂的碳化硅。
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    • 5. 发明申请
      US20080142896A1 SELECTIVE STRESS ENGINEERING FOR SRAM STABILITY IMPROVEMENT 失效
    • SELECTIVE STRESS ENGINEERING FOR SRAM STABILITY IMPROVEMENT
    • 用于SRAM稳定性改进的选择性应力工程
    • US20080142896A1
    • 2008-06-19
    • US11612643
    • 2006-12-19
    • Xiangdong Chen , Young G. Ko , Haining Yang
    • Xiangdong Chen , Young G. Ko , Haining Yang
    • H01L27/11
    • H01L27/11 , H01L29/7847 , Y10S257/903
    • An integrated circuit (IC) structure including a SRAM cell is provided in which the performance of the pass-gate transistors is degraded in order to increase the beta ratio of the transistors within the SRAM cell. In particular, the increased beta ratio is obtained in the present invention by intentionally improving only the performance of the pull-down transistors, while degrading the performance of the pass-gate transistors. This result is achieved in the present invention by implementing stress memorization technique on logic complementary metal oxide semiconductor (CMOS) nFETs and SRAM pull-down transistors to improve the nFET performance. The stress memorization technique is not performed at the pFET region to avoid performance degradation as well as at the SRAM pass-gate transistors to avoid the improvement. With performance improvement at the pull-down transistors and no performance improvement at the pass-gate transistors, the beta ratio of the SRAM transistors is improved.
    • 提供了包括SRAM单元的集成电路（IC）结构，其中栅极晶体管的性能降低，以便增加SRAM单元内的晶体管的β比。 特别地，本发明中通过有意地仅改善下拉晶体管的性能，同时降低栅极晶体管的性能来获得增加的β比。 通过在逻辑互补金属氧化物半导体（CMOS）nFET和SRAM下拉晶体管上实施应力记忆技术来提高nFET性能，在本发明中实现了该结果。 在pFET区域不进行应力记忆技术，以避免性能下降以及在SRAM栅极晶体管中避免改进。 随着下拉晶体管的性能改善，传递栅极晶体管的性能得不到改善，SRAM晶体管的β比率得到了改善。
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    • 6. 发明授权
      US07388267B1 Selective stress engineering for SRAM stability improvement 失效
    • Selective stress engineering for SRAM stability improvement
    • SRAM稳定性改进的选择性应力工程
    • US07388267B1
    • 2008-06-17
    • US11612643
    • 2006-12-19
    • Xiangdong Chen , Young G. Ko , Haining Yang
    • Xiangdong Chen , Young G. Ko , Haining Yang
    • H01L29/78
    • H01L27/11 , H01L29/7847 , Y10S257/903
    • An integrated circuit (IC) structure including a SRAM cell is provided in which the performance of the pass-gate transistors is degraded in order to increase the beta ratio of the transistors within the SRAM cell. In particular, the increased beta ratio is obtained in the present invention by intentionally improving only the performance of the pull-down transistors, while degrading the performance of the pass-gate transistors. This result is achieved in the present invention by implementing stress memorization technique on logic complementary metal oxide semiconductor (CMOS) nFETs and SRAM pull-down transistors to improve the nFET performance. The stress memorization technique is not performed at the pFET region to avoid performance degradation as well as at the SRAM pass-gate transistors to avoid the improvement. With performance improvement at the pull-down transistors and no performance improvement at the pass-gate transistors, the beta ratio of the SRAM transistors is improved.
    • 提供了包括SRAM单元的集成电路（IC）结构，其中栅极晶体管的性能降低，以便增加SRAM单元内的晶体管的β比。 特别地，本发明中通过有意地仅改善下拉晶体管的性能，同时降低栅极晶体管的性能来获得增加的β比。 通过在逻辑互补金属氧化物半导体（CMOS）nFET和SRAM下拉晶体管上实施应力记忆技术来提高nFET性能，在本发明中实现了该结果。 在pFET区域不进行应力记忆技术，以避免性能下降以及在SRAM栅极晶体管中避免改进。 随着下拉晶体管的性能改善，传递栅极晶体管的性能得不到改善，SRAM晶体管的β比率得到了改善。
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    • 7. 发明授权
      US07309901B2 Field effect transistors (FETs) with multiple and/or staircase silicide 失效
    • Field effect transistors (FETs) with multiple and/or staircase silicide
    • 具有多个和/或阶梯硅化物的场效应晶体管（FET）
    • US07309901B2
    • 2007-12-18
    • US10908087
    • 2005-04-27
    • Xiangdong Chen , Sunfei Fang , Zhijiong Luo , Haining Yang , Huilong Zhu
    • Xiangdong Chen , Sunfei Fang , Zhijiong Luo , Haining Yang , Huilong Zhu
    • H01L21/8232
    • H01L29/7833 , H01L29/665 , H01L29/6659
    • A semiconductor structure and method for forming the same. The semiconductor structure comprises a field effect transistor (FET) having a channel region disposed between first and second source/drain (S/D) extension regions which are in turn in direct physical contact with first and second S/D regions, respective. First and second silicide regions are formed such that the first silicide region is in direct physical contact with the first S/D region and the first S/D extension region, whereas the second silicide region is in direct physical contact with the second S/D region and the second S/D extension region. The first silicide region is thinner for regions in contact with first S/D extension region than for regions in contact with the first S/D region. Similarly, the second silicide region is thinner for regions in contact with second S/D extension region than for regions in contact with the second S/D region.
    • 一种半导体结构及其形成方法。 半导体结构包括场效应晶体管（FET），其具有设置在第一和第二源极/漏极（S / D）延伸区域之间的沟道区域，第一和第二源极/漏极（S / D）延伸区域又分别与第一和第二S / D区域直接物理接触。 形成第一和第二硅化物区域，使得第一硅化物区域与第一S / D区域和第一S / D延伸区域直接物理接触，而第二硅化物区域与第二S / D区域直接物理接触 区域和第二S / D扩展区域。 对于与第一S / D延伸区域接触的区域，第一硅化物区域比与第一S / D区域接触的区域更薄。 类似地，对于与第二S / D延伸区域接触的区域，第二硅化物区域比与第二S / D区域接触的区域更薄。
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    • 10. 发明申请
      US20070181980A1 CMOS DEVICES WITH HYBRID CHANNEL ORIENTATIONS AND METHOD FOR FABRICATING THE SAME 有权
    • CMOS DEVICES WITH HYBRID CHANNEL ORIENTATIONS AND METHOD FOR FABRICATING THE SAME
    • 具有混合通道方向的CMOS器件及其制造方法
    • US20070181980A1
    • 2007-08-09
    • US11307481
    • 2006-02-09
    • Thomas Dyer , Xiangdong Chen , James Toomey , Haining Yang
    • Thomas Dyer , Xiangdong Chen , James Toomey , Haining Yang
    • H01L29/04
    • H01L21/823807 , H01L21/82385 , H01L21/823857
    • The present invention relates to a semiconductor substrate comprising at least first and second device regions, wherein the first device region comprises a first recess having interior surfaces oriented along a first set of equivalent crystal planes, and wherein the second device region comprises a second recess having interior surfaces oriented along a second, different set of equivalent crystal planes. A semiconductor device structure can be formed using such a semiconductor substrate. Specifically, at least one n-channel field effect transistor (n-FET) can be formed at the first device region, which comprises a channel that extends along the interior surfaces of the first recess. At least one p-channel field effect transistor (p-FET) can be formed at the second device region, which comprises a channel that extends along the interior surfaces of the second recess.
    • 本发明涉及包括至少第一和第二器件区域的半导体衬底，其中第一器件区域包括具有沿着第一组等效晶面取向的内表面的第一凹槽，并且其中第二器件区域包括第二凹部， 沿着第二不同组的等效晶面取向的内表面。 可以使用这种半导体衬底形成半导体器件结构。 具体而言，可以在第一器件区域形成至少一个n沟道场效应晶体管（n-FET），该第一器件区域包括沿着第一凹槽的内表面延伸的沟道。 至少一个p沟道场效应晶体管（p-FET）可以在第二器件区域形成，该第二器件区域包括沿着第二凹槽的内表面延伸的沟道。
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