专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

US08290147B2 Systems and methods for efficiently creating digests of digital data 有权
标题翻译：有效地创建数字数据摘要的系统和方法
公开(公告)号：US08290147B2
公开(公告)日：2012-10-16
申请号：US12609888
申请日：2009-10-30
申请人： Gerardo Orlando , David King , Mark Krumpoch
发明人： Gerardo Orlando , David King , Mark Krumpoch
IPC分类号： H04L9/28
CPC分类号： H04L9/0637 , H03M13/09 , H04L9/3236 , H04L2209/12
摘要： Systems and methods efficiently process digests, hashes or other results by performing multiplicative functions in parallel with each other. In various embodiments, successive processing stages are provided, with each stage performing parallel multiplicative functions and also combining input terms to reduce the total number of terms that remain to be processed. By progressively combining the active terms into a smaller number of terms for subsequent processing, the time needed to process a result can be significantly reduced.
摘要翻译：系统和方法通过彼此并行执行乘法函数来有效地处理摘要，散列或其他结果。在各种实施例中，提供了连续的处理阶段，每个阶段执行并行乘法函数，并且还组合输入项以减少待处理的项的总数。通过将活动术语逐渐组合成较少数量的术语以用于后续处理，可以显着减少处理结果所需的时间。

2. 发明授权

US09042431B1 Wide band deterministic interface 有权
标题翻译：宽带确定性接口
公开(公告)号：US09042431B1
公开(公告)日：2015-05-26
申请号：US12391712
申请日：2009-02-24
申请人： Venkat Yadavalli , Sridhar Krishnamurthy , Gerardo Orlando , David Richardson King , Ken Clauss , Mark Krumpoch , Peter Markou
发明人： Venkat Yadavalli , Sridhar Krishnamurthy , Gerardo Orlando , David Richardson King , Ken Clauss , Mark Krumpoch , Peter Markou
IPC分类号： H04B1/38 , H04L1/24 , H04L1/00
CPC分类号： H04L1/243 , H04L1/0001
摘要： A transceiver with non-deterministic delay characteristics is analyzed and adjusted to provide a transceiver with deterministic delay characteristics. The transceiver may be implemented with a variety of device types to support high bandwidth operation over a wide range of frequencies. Deterministic behavior allows use of the transceiver in source synchronous interfaces. The transceiver may also be dynamically analyzed and adjusted during operation as operation frequency changes.
摘要翻译：分析和调整具有非确定性延迟特性的收发器，以提供具有确定性延迟特性的收发器。收发器可以用各种设备类型来实现，以支持在宽范围的频率上的高带宽操作。确定性行为允许在源同步接口中使用收发器。收发器在操作频率变化时也可以动态分析和调整。

3. 发明授权

US08499163B2 Serial architecture for high assurance processing 失效
标题翻译：用于高保证处理的串行架构
公开(公告)号：US08499163B2
公开(公告)日：2013-07-30
申请号：US12713409
申请日：2010-02-26
申请人： Gerardo Orlando , David R. King , Mark Krumpoch , Evan Custodio
发明人： Gerardo Orlando , David R. King , Mark Krumpoch , Evan Custodio
IPC分类号： H04L29/06
CPC分类号： H04L9/3239 , H04L2209/38
摘要： A processing system (60) includes an input interface (62), a first processor (64), a second processor (66), and an output interface (68) arranged in a serial configuration. Each of the input interface (62), first processor (64), second processor (66), and output interface (68) computes a digest (92, 100, 110, and 114) using information, e.g., a unique parameter (94, 102, 112, 118), known only by that element (62, 64, 66, 68) and using information generated by that element (62, 64, 66, 68). The digests (92, 100, 110, and 114) are used to validate the integrity of payload data (86) processed by the system (60) to form processed data (104) and the system (60) only outputs the processed data (104) upon validation of data integrity. The serial configuration of system (60) may be implemented to provide high bit rate, redundant cryptographic services.
摘要翻译：处理系统（60）包括以串行配置布置的输入接口（62），第一处理器（64），第二处理器（66）和输出接口（68）。输入接口（62），第一处理器（64），第二处理器（66）和输出接口（68）中的每一个使用诸如唯一参数（94）的信息来计算摘要（92,100,110和114），102,112,118），其仅由该元件（62,64,66,68）知道并使用由该元件（62,64,66,68）生成的信息。摘要（92,100,110和114）用于验证由系统（60）处理的有效载荷数据（86）的完整性以形成处理的数据（104），并且系统（60）仅输出处理后的数据 104）验证数据完整性。可以实现系统（60）的串行配置以提供高比特率冗余加密服务。

4. 发明申请

US20110213984A1 SERIAL ARCHITECTURE FOR HIGH ASSURANCE PROCESSING 失效
标题翻译：用于高保证加工的串行结构
公开(公告)号：US20110213984A1
公开(公告)日：2011-09-01
申请号：US12713409
申请日：2010-02-26
申请人： Gerardo Orlando , David R. King , Mark Krumpoch , Evan Custodio
发明人： Gerardo Orlando , David R. King , Mark Krumpoch , Evan Custodio
IPC分类号： H04L9/32
CPC分类号： H04L9/3239 , H04L2209/38
摘要： A processing system (60) includes an input interface (62), a first processor (64), a second processor (66), and an output interface (68) arranged in a serial configuration. Each of the input interface (62), first processor (64), second processor (66), and output interface (68) computes a digest (92, 100, 110, and 114) using information, e.g., a unique parameter (94, 102, 112, 118), known only by that element (62, 64, 66, 68) and using information generated by that element (62, 64, 66, 68). The digests (92, 100, 110, and 114) are used to validate the integrity of payload data (86) processed by the system (60) to form processed data (104) and the system (60) only outputs the processed data (104) upon validation of data integrity. The serial configuration of system (60) may be implemented to provide high bit rate, redundant cryptographic services.
摘要翻译：处理系统（60）包括以串行配置布置的输入接口（62），第一处理器（64），第二处理器（66）和输出接口（68）。输入接口（62），第一处理器（64），第二处理器（66）和输出接口（68）中的每一个使用诸如唯一参数（94）的信息来计算摘要（92,100,110和114），102,112,118），其仅由该元件（62,64,66,68）知道并使用由该元件（62,64,66,68）生成的信息。摘要（92,100,110和114）用于验证由系统（60）处理的有效载荷数据（86）的完整性以形成处理的数据（104），并且系统（60）仅输出处理的数据（ 104）验证数据完整性。可以实现系统（60）的串行配置以提供高比特率冗余加密服务。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式