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    • 1. 发明授权
      US6004852A Manufacture of MOSFET having LDD source/drain region 失效
    • Manufacture of MOSFET having LDD source/drain region
    • 具有LDD源极/漏极区域的MOSFET的制造
    • US6004852A
    • 1999-12-21
    • US864217
    • 1997-05-28
    • Wen-Kuan Yeh , Coming Chen , George Chou
    • Wen-Kuan Yeh , Coming Chen , George Chou
    • H01L21/266 , H01L21/336 , H01L21/3205
    • H01L29/66598 , H01L21/266 , H01L29/6659
    • An LDD source/drain region is manufactured adjacent a gate electrode using a single ion implantation step. The method begins by providing a polysilicon gate electrode on a gate oxide over a substrate and then providing a thin, layer of CVD oxide over the gate electrode and over the substrate. A thicker, second layer of a material different from the first silicon oxide layer is deposited over the device and is etched back to form sidewall spacer structures alongside and spaced slightly from the gate electrode. The spacer structures formed from the second layer are then used as a mask to etch the oxide layer where it is exposed over the active regions of the substrate and then the spacer structures are removed. The portion of the oxide layer that remains over the top and sides of the gate electrode and over portions of the substrate adjacent the gate electrode is then used as a mask for an ion implantation process. Implantation through the mask forms a more lightly doped and more shallowly doped region in the substrate beneath the mask and a more heavily doped and more deeply doped region in the portions of the source/drain regions that were not covered by the mask. Accordingly, implantation through the mask formed in this way forms a complete source/drain region having a lightly doped drain structure alongside the FET of the integrated circuit device. Formation of LDD source/drain regions in this manner saves a number of manufacturing steps, resulting in reduced turn around time and reduced costs.
    • 使用单个离子注入步骤在栅极附近制造LDD源极/漏极区域。 该方法开始于在衬底上的栅极氧化物上提供多晶硅栅极电极，然后在栅电极和衬底上方提供薄的CVD氧化物层。 将不同于第一氧化硅层的材料的较厚的第二层沉积在器件上并被回蚀刻以形成旁边并与栅电极稍微间隔开的侧壁间隔结构。 然后将由第二层形成的间隔结构用作掩模以蚀刻其上暴露于衬底的有源区域上的氧化物层，然后去除衬垫结构。 然后，使用保留在栅电极的顶部和侧面以及邻近栅电极的衬底的部分上的氧化物层的部分作为用于离子注入工艺的掩模。 通过掩模的植入在掩模下面的衬底中形成更轻掺杂的并且更浅掺杂的区域，并且在源极/漏极区域的未被掩模覆盖的部分中的更重掺杂和更深的掺杂区域。 因此，通过以这种方式形成的掩模的注入在集成电路器件的FET旁边形成具有轻掺杂漏极结构的完整源/漏区。 以这种方式形成LDD源极/漏极区域节省了许多制造步骤，从而减少了周转时间并降低了成本。
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    • 2. 发明授权
      US5933748A Shallow trench isolation process 失效
    • Shallow trench isolation process
    • 浅沟槽隔离工艺
    • US5933748A
    • 1999-08-03
    • US775805
    • 1996-12-31
    • George Chou , Coming Chen
    • George Chou , Coming Chen
    • H01L21/762 , H01L21/76
    • H01L21/76237
    • A shallow trench isolation process provides a high quality oxide on the substrate adjacent the trench and on the upper part of the trench. This process avoids the formation of poor quality oxide on the substrate adjacent the upper edge of the trench that is believed to cause MOS transistors to exhibit the undesirable subthreshold current flow known as the "kink" effect. A pad oxide layer is grown on the surface of a silicon substrate and then a layer of silicon nitride is formed on the surface of the pad oxide. A photoresist mask is formed over the silicon nitride and the silicon nitride and pad oxide are etched, and then the substrate is etched to form a trench. The photoresist mask is removed, a layer of polysilicon is deposited over the silicon nitride layer and within the trench and the polysilicon layer is oxidized. CVD oxide is deposited to overfill the trench and then the excess CVD oxide and polysilicon oxide is removed by CMP, using the silicon nitride layer as an polish stop. The silicon nitride is stripped and the trench oxide is etched using an HF dip to provide a substantially planar surface. A layer of polysilicon is deposited on the device and doping, patterning and etching are used to define wiring lines and gate electrodes from the polysilicon. The polysilicon oxide lining the trench is more durable than the CVD oxide that fills the rest of the trench, and so better protects the substrate near the trench during subsequent etching and polishing steps.
    • 浅沟槽隔离工艺在邻近沟槽和沟槽上部的衬底上提供高质量的氧化物。 该过程避免了在邻近沟槽上边缘的衬底上形成质量差的氧化物，这被认为导致MOS晶体管呈现被称为“扭结”效应的不希望的亚阈值电流。 在硅衬底的表面上生长衬垫氧化物层，然后在衬垫氧化物的表面上形成氮化硅层。 在氮化硅上方形成光致抗蚀剂掩模，并蚀刻氮化硅和衬垫氧化物，然后蚀刻衬底以形成沟槽。 去除光致抗蚀剂掩模，在氮化硅层上方和沟槽内沉积多晶硅层，并且多晶硅层被氧化。 沉积CVD氧化物以过度填充沟槽，然后通过CMP去除多余的CVD氧化物和多晶氧化物，使用氮化硅层作为抛光停止。 剥去氮化硅并且使用HF浸渍来蚀刻沟槽氧化物以提供基本平坦的表面。 多晶硅层沉积在器件上，掺杂，图案化和蚀刻用于从多晶硅定义布线和栅电极。 在沟槽内衬的多晶硅氧化物比填充沟槽其余部分的CVD氧化物更耐用，因此在随后的蚀刻和抛光步骤期间更好地保护沟槽附近的衬底。
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    • 6. 发明申请
      US20050003340A1 Assay system and methods for detecting SARS-CV 失效
    • Assay system and methods for detecting SARS-CV
    • 检测SARS-CV检测系统和方法
    • US20050003340A1
    • 2005-01-06
    • US10609604
    • 2003-07-01
    • George Chou
    • George Chou
    • C12Q1/70 , C12P19/34 , C12Q1/68
    • C12Q1/701
    • The present invention relates to an assay system and methods for detecting SARS coronavirus (SARS-CV) from the samples (especially for urine) of suspected patient in the control of SARS to provide updated information of prognosis as well as the criteria for discharging a recovered patient from a hospital. The present invention also relates to an apparatus for performing the integration of thermal and magnetic control in the same apparatus to largely reduce the time of hybridization less than 20 minutes and the whole process of SARS-CV detection is less than 5 hours.
    • 本发明涉及一种用于检测SARS冠状病毒（SARS-CV）的方法，该SARS冠状病毒（SARS-CV）从疑似患者的样本（特别是尿液）中控制SARS，以提供更新的预后信息以及放电回收标准 病人来自医院。 本发明还涉及一种用于在相同装置中进行热和磁控制的集成的装置，以大大减少不到20分钟的杂交时间，并且SARS-CV检测的全过程小于5小时。
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