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    • 6. 发明申请
      US20090316501A1 MEMORY MALFUNCTION PREDICTION SYSTEM AND METHOD 有权
    • MEMORY MALFUNCTION PREDICTION SYSTEM AND METHOD
    • 存储器故障预测系统及方法
    • US20090316501A1
    • 2009-12-24
    • US12141716
    • 2008-06-18
    • Layne Bunker , Ebrahim Hargan
    • Layne Bunker , Ebrahim Hargan
    • G11C7/00 , G11C29/00
    • G11C29/42 , G06F11/1004 , G06F11/1068 , G11C29/4401 , G11C29/50 , G11C29/50016 , G11C29/52 , G11C29/70 , G11C2029/0411
    • A memory malfunction prediction system and method, such as those that sequentially stress each row of memory cells in an array by decreasing the refresh rate of the row. Prior to doing so, the data stored in the row can be copied to a holding row, and a CRC value for the data can be generated and stored. After the test, the data stored in the row being tested can be read, and a CRC value for the data can then be generated. This after test CRC value can be compared to the stored pre-test CRC value. In the event of a match, the row can be considered to be functioning properly, and the next row can then be tested. If the CRC values do not match, a predicted malfunction of the row can be considered to exist, and corrective action can be taken, such as by repairing the row by substituting a redundant row of memory cells.
    • 存储器故障预测系统和方法，例如通过降低行的刷新率来顺序地对阵列中的每一行存储器单元进行应力的系统和方法。 在这样做之前，存储在行中的数据可以被复制到保持行，并且可以生成和存储数据的CRC值。 测试后，可以读取存储在被测试行中的数据，然后可以生成数据的CRC值。 这个经过测试的CRC值可以与存储的预测CRC值进行比较。 在匹配的情况下，该行可以被认为正常工作，然后可以测试下一行。 如果CRC值不匹配，则可以认为该行的预测故障存在，并且可以采取纠正措施，诸如通过用冗余的存储器单元行代替修复该行。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 7. 再颁专利
      USRE38955E1 Memory device having a relatively wide data bus 有权
    • Memory device having a relatively wide data bus
    • 具有相对宽的数据总线的存储器件
    • USRE38955E1
    • 2006-01-31
    • US10093858
    • 2002-03-07
    • Brian Shirley , Layne Bunker
    • Brian Shirley , Layne Bunker
    • G11C7/00
    • G11C11/4096 , G11C7/1006 , G11C7/1048 , G11C2207/104
    • An architecture for a wide data path in a memory device formed in a semiconductor substrate includes an array of memory cells is formed in an array region of the substrate, the array including a plurality of memory cells arranged in rows and columns. A plurality of complementary pairs of digit lines are formed in the array region from a first conductive layer, each complementary pair being coupled to a plurality of memory cells in an associated column. A plurality of word lines are formed in the array region from a second conductive layer, each word line being coupled to each memory cell in an associated row. A plurality of sense amplifiers are formed in a sense amplifier region of the substrate adjacent the array region, each sense amplifier being coupled to an associated pair of complementary digit lines. A plurality of input/output lines are disposed in a third conductive layer formed above the array region, each input/output line coupled to at least one of the sense amplifiers. At least one column select line is disposed in a portion of the third conductive layer formed above the sense-amplifier region, each column select line being coupled to at least some of the sense amplifiers. The memory device also includes a row address decoder, column address decoder, data path circuit, and control circuit that operate in response to signals applied on respective busses to transfer data to and from the memory device. The architecture may be used, for example, in packetized DRAMs, such as SLDRAMs, and in Embedded DRAMs.
    • 在半导体衬底中形成的存储器件中的宽数据路径的架构包括在衬底的阵列区域中形成存储单元阵列，该阵列包括以行和列排列的多个存储单元。 在第一导电层的阵列区域中形成多个互补的数字线对，每个互补对耦合到相关列中的多个存储单元。 在第二导电层的阵列区域中形成多个字线，每个字线被耦合到相关行中的每个存储器单元。 多个读出放大器形成在与阵列区域相邻的衬底的读出放大器区域中，每个读出放大器耦合到一对相互补充的数字线。 多个输入/输出线设置在形成在阵列区域上方的第三导电层中，每个输入/输出线耦合到至少一个读出放大器。 至少一列选择线设置在形成在感测放大器区域上方的第三导电层的一部分中，每列选择线耦合到至少一些读出放大器。 存储器件还包括行地址解码器，列地址解码器，数据路径电路和控制电路，其响应于施加在相应总线上的信号进行操作，以将数据传送到存储器件和从存储器件传送数据。 该架构可以用于例如分组化的DRAM，例如SLDRAM和嵌入式DRAM。
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    • 8. 发明授权
      US06034900A Memory device having a relatively wide data bus 有权
    • Memory device having a relatively wide data bus
    • 具有相对宽的数据总线的存储器件
    • US06034900A
    • 2000-03-07
    • US146926
    • 1998-09-02
    • Brian Shirley , Layne Bunker
    • Brian Shirley , Layne Bunker
    • G11C7/10 , G11C11/4096 , G11C7/00
    • G11C11/4096 , G11C7/1006 , G11C7/1048 , G11C2207/104
    • An architecture for a wide data path in a memory device formed in a semiconductor substrate includes an array of memory cells is formed in an array region of the substrate, the array including a plurality of memory cells arranged in rows and columns. A plurality of complementary pairs of digit lines are formed in the array region from a first conductive layer, each complementary pair being coupled to a plurality of memory cells in an associated column. A plurality of word lines are formed in the array region from a second conductive layer, each word line being coupled to each memory cell in an associated row. A plurality of sense amplifiers are formed in a sense amplifier region of the substrate adjacent the array region, each sense amplifier being coupled to an associated pair of complementary digit lines. A plurality of input/output lines are disposed in a third conductive layer formed above the array region, each input/output line coupled to at least one of the sense amplifiers. At least one column select line is disposed in a portion of the third conductive layer formed above the sense-amplifier region, each column select line being coupled to at least some of the sense amplifiers. The memory device also includes a row address decoder, column address decoder, data path circuit, and control circuit that operate in response to signals applied on respective busses to transfer data to and from the memory device. The architecture may be used, for example, in packetized DRAMs. such as SLDRAMs, and in Embedded DRAMs.
    • 在半导体衬底中形成的存储器件中的宽数据路径的架构包括在衬底的阵列区域中形成存储单元阵列，该阵列包括以行和列排列的多个存储单元。 在第一导电层的阵列区域中形成多个互补的数字线对，每个互补对耦合到相关列中的多个存储单元。 在第二导电层的阵列区域中形成多个字线，每个字线被耦合到相关行中的每个存储器单元。 多个读出放大器形成在与阵列区域相邻的衬底的读出放大器区域中，每个读出放大器耦合到一对相互补充的数字线。 多个输入/输出线设置在形成在阵列区域上方的第三导电层中，每个输入/输出线耦合到至少一个读出放大器。 至少一列选择线设置在形成在感测放大器区域上方的第三导电层的一部分中，每列选择线耦合到至少一些读出放大器。 存储器件还包括行地址解码器，列地址解码器，数据路径电路和控制电路，其响应于施加在相应总线上的信号进行操作，以将数据传送到存储器件和从存储器件传送数据。 该架构可以用于例如分组化的DRAM。 例如SLDRAM，以及嵌入式DRAM。
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    • 9. 发明授权
      US6011727A Block write circuit and method for wide data path memory devices 有权
    • Block write circuit and method for wide data path memory devices
    • 用于宽数据路径存储器件的块写电路和方法
    • US6011727A
    • 2000-01-04
    • US140354
    • 1998-08-26
    • Todd A. Merritt , Layne Bunker
    • Todd A. Merritt , Layne Bunker
    • G11C11/407 , G11C7/10 , G11C11/401 , G11C11/4096 , G11C7/00
    • G11C7/1048 , G11C11/4096 , G11C7/1006 , G11C2207/002 , G11C2207/104 , G11C2207/108 , G11C2207/229
    • A block write circuit in a memory device having a wide internal data path performs block write and data masking functions. The memory device includes a plurality of data terminals adapted to receive respective data signals, and a plurality of array groups each including a plurality of arrays and each array includes a plurality of memory cells. A plurality of input/output line groups each include a plurality of input/output lines coupled to the arrays of an associated array group. The block write circuit comprises a plurality of write driver groups, each write driver group including a plurality of write driver circuits having outputs coupled to respective data lines in an associated data line group. Each write driver circuit includes an input and develops a data signal on its output responsive to a data signal applied on its input. A multiplexer circuit includes a plurality of inputs coupled to respective data terminals, and a plurality of output subgroups. Each output subgroup is associated with a respective input, and each output group includes a plurality of outputs coupled to the write driver circuits in an associated write driver group. The multiplexer circuit operates responsive to a control in a block write mode to couple each of its inputs to the outputs in the associated output subgroup. A masking circuit may also mask data from respective input/output lines responsive to masking signals.
    • 具有宽内部数据路径的存储器件中的块写入电路执行块写入和数据屏蔽功能。 存储器件包括适于接收相应数据信号的多个数据端子，以及多个阵列组，每个阵列组包括多个阵列，每个阵列包括多个存储器单元。 多个输入/输出线组各自包括耦合到相关阵列组的阵列的多个输入/输出线。 块写入电路包括多个写入驱动器组，每个写入驱动器组包括具有耦合到相关联的数据线组中的相应数据线的输出的多个写入驱动器电路。 每个写入驱动器电路包括输入，并响应于在其输入上施加的数据信号在其输出上产生数据信号。 多路复用器电路包括耦合到相应数据终端的多个输入和多个输出子组。 每个输出子组与相应的输入相关联，并且每个输出组包括耦合到相关写入驱动器组中的写入驱动器电路的多个输出。 复用器电路响应于块写入模式中的控制而操作，以将其输入中的每一个耦合到相关输出子组中的输出。 屏蔽电路还可以响应于屏蔽信号来掩蔽相应输入/输出线路的数据。
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    • 10. 发明授权
      US08023350B2 Memory malfunction prediction system and method 有权
    • Memory malfunction prediction system and method
    • 内存故障预测系统及方法
    • US08023350B2
    • 2011-09-20
    • US12834618
    • 2010-07-12
    • Layne Bunker , Ebrahim Hargan
    • Layne Bunker , Ebrahim Hargan
    • G11C7/00 , G11C29/00
    • G11C29/42 , G06F11/1004 , G06F11/1068 , G11C29/4401 , G11C29/50 , G11C29/50016 , G11C29/52 , G11C29/70 , G11C2029/0411
    • A memory malfunction prediction system and method, such as those that sequentially stress each row of memory cells in an array by decreasing the refresh rate of the row. Prior to doing so, the data stored in the row can be copied to a holding row, and a CRC value for the data can be generated and stored. After the test, the data stored in the row being tested can be read, and a CRC value for the data can then be generated. This after test CRC value can be compared to the stored pre-test CRC value. In the event of a match, the row can be considered to be functioning properly, and the next row can then be tested. If the CRC values do not match, a predicted malfunction of the row can be considered to exist, and corrective action can be taken, such as by repairing the row by substituting a redundant row of memory cells.
    • 存储器故障预测系统和方法，例如通过降低行的刷新率来顺序地对阵列中的每一行存储器单元进行应力的系统和方法。 在这样做之前，存储在行中的数据可以被复制到保持行，并且可以生成和存储数据的CRC值。 测试后，可以读取存储在被测试行中的数据，然后可以生成数据的CRC值。 这个经过测试的CRC值可以与存储的预测CRC值进行比较。 在匹配的情况下，该行可以被认为正常工作，然后可以测试下一行。 如果CRC值不匹配，则可以认为行的预测故障存在，并且可以采取纠正措施，诸如通过用冗余行的存储器单元来修复该行。
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