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1. 发明授权

US07761696B1 Quiescing and de-quiescing point-to-point links 有权
标题翻译：静止和停止点对点链接
公开(公告)号：US07761696B1
公开(公告)日：2010-07-20
申请号：US11731746
申请日：2007-03-30
申请人： Binata Bhattacharyya , Ling Cen , Rahul Pal , Binoy Balan , Baskaran Ganesan
发明人： Binata Bhattacharyya , Ling Cen , Rahul Pal , Binoy Balan , Baskaran Ganesan
IPC分类号： G06F15/177
CPC分类号： G06F13/4027
摘要： Methods and apparatus to quiesce and/or de-quiesce links (such as point-to-point link) in a multi-processor system are described. In one embodiment, one or more bits are modified to indicate the status of quiesce/dequiesce processes.
摘要翻译：描述了在多处理器系统中静止和/或解除链接（例如点对点链路）的方法和装置。在一个实施例中，一个或多个比特被修改以指示静默/解映射处理的状态。

2. 发明授权

US08244985B2 Store performance in strongly ordered microprocessor architecture 有权
标题翻译：以强有序的微处理器架构存储性能
公开(公告)号：US08244985B2
公开(公告)日：2012-08-14
申请号：US12360846
申请日：2009-01-27
申请人： Vladimir Pentkovksi , Ling Cen , Vivek Garg , Deep Buch , David Zhao
发明人： Vladimir Pentkovksi , Ling Cen , Vivek Garg , Deep Buch , David Zhao
IPC分类号： G06F12/08
CPC分类号： G06F12/0831
摘要： Apparatus and methods relating to store operations are disclosed. In one embodiment, a first storage unit is to store data. A second storage unit is to store the data only after it has become detectable by a bus agent. Moreover, the second storage unit may store an index field for each data value to be stored within the second storage unit. Other embodiments are also disclosed.
摘要翻译：公开了与存储操作相关的装置和方法。在一个实施例中，第一存储单元用于存储数据。第二存储单元仅在其被总线代理检测到之后才存储数据。此外，第二存储单元可以存储要存储在第二存储单元内的每个数据值的索引字段。还公开了其他实施例。

3. 发明申请

US20050223177A1 Store performance 失效
标题翻译：存储性能
公开(公告)号：US20050223177A1
公开(公告)日：2005-10-06
申请号：US10813942
申请日：2004-03-30
申请人： Vladimir Pentkovksi , Ling Cen , Vivek Garg , David Zhao
发明人： Vladimir Pentkovksi , Ling Cen , Vivek Garg , David Zhao
IPC分类号： G06F9/30 , G06F12/00 , G06F12/08
CPC分类号： G06F12/0831
摘要： A store operation architecture in which store operation latency and read-for-ownership (RFO) throughput are improved. Embodiments of the invention relate to a method and apparatus to improve store performance in a microprocessor by allowing out-of-order issuance of RFO operations and more efficiently using the store buffer latency periods.
摘要翻译：存储操作架构，其中存储操作延迟和读取所有权（RFO）吞吐量得到改善。本发明的实施例涉及通过允许RFO操作的无序发布并且更有效地使用存储缓冲器等待时间来提高微处理器存储性能的方法和装置。

4. 发明申请

US20050088967A1 Method, system, and apparatus for a credit based flow control in a computer system 失效
标题翻译：用于计算机系统中的基于信用的流量控制的方法，系统和装置
公开(公告)号：US20050088967A1
公开(公告)日：2005-04-28
申请号：US10696425
申请日：2003-10-28
申请人： Ling Cen
发明人： Ling Cen
IPC分类号： H04L12/56 , H04J3/14 , H04L12/54
CPC分类号： H04L47/35 , H04L47/16 , H04L47/39 , H04L47/50 , H04L47/522 , H04L47/6205 , H04L47/621 , H04L49/90 , H04L49/901 , H04L49/9047
摘要： A system, apparatus, and method for a link layer protocol to utilize a main buffer and share the remaining link units according to a list buffer or FIFO.
摘要翻译：一种用于链路层协议的系统，装置和方法，其利用主缓冲器并根据列表缓冲器或FIFO共享剩余的链路单元。

5. 发明授权

US5706445A System management mode circuits, systems and methods 失效
标题翻译：系统管理模式电路，系统和方法
公开(公告)号：US5706445A
公开(公告)日：1998-01-06
申请号：US729195
申请日：1996-10-15
申请人： Robert W. Milhaupt , Ling Cen , James Bridgwater
发明人： Robert W. Milhaupt , Ling Cen , James Bridgwater
IPC分类号： G06F1/16 , G06F1/20 , G06F13/00
CPC分类号： G06F1/1656 , G06F1/1616 , G06F1/1632 , G06F1/203
摘要： An electronic device (PPU 110) includes a data source (7201) supplying data and successive control signals indicative of valid-data, wherein transitions occur in the data during intervals between the signals indicative of valid-data, and a selector (7205) having a first input connected to the data source (7201), and a second input (7214), and an output. A circuit (7207) is connected to the output of the selector (7205) to receive data from the data source (7201) via the selector (7205). A source of a quieting signal (7220) is connected to the second input (7214), and the selector (7205) is responsive to the control signals (7206) to select the quieting signal (7220) during at least a portion of the interval between the signals indicative of valid data, and to select the data source in response to at least some of the successive control signals indicative of valid-data. Other devices, systems and methods are also disclosed.
摘要翻译：电子设备（PPU 110）包括提供数据的数据源（7201）和指示有效数据的连续控制信号，其中在指示有效数据的信号之间的间隔期间在数据中发生转换，以及具有连接到数据源（7201）的第一输入端和第二输入端（7214）以及输出端。电路（7207）连接到选择器（7205）的输出端，以经由选择器（7205）从数据源（7201）接收数据。静音信号源（7220）连接到第二输入端（7214），并且选择器（7205）响应于控制信号（7206）在间隔的至少一部分期间选择静音信号（7220）在指示有效数据的信号之间，以及响应于指示有效数据的至少一些连续控制信号来选择数据源。还公开了其他装置，系统和方法。

6. 发明申请

US20090144500A1 STORE PERFORMANCE IN STRONGLY ORDERED MICROPROCESSOR ARCHITECTURE 有权
标题翻译：在严格订购的微处理器架构中的存储性能
公开(公告)号：US20090144500A1
公开(公告)日：2009-06-04
申请号：US12360846
申请日：2009-01-27
申请人： Vladimir Pentkovksi , Ling Cen , Vivek Garg , Deep Buch , David Zhao
发明人： Vladimir Pentkovksi , Ling Cen , Vivek Garg , Deep Buch , David Zhao
IPC分类号： G06F17/30 , G06F12/08
CPC分类号： G06F12/0831
摘要： Apparatus and methods relating to store operations are disclosed. In one embodiment, a first storage unit is to store data. A second storage unit is to store the data only after it has become detectable by a bus agent. Moreover, the second storage unit may store an index field for each data value to be stored within the second storage unit. Other embodiments are also disclosed.
摘要翻译：公开了与存储操作相关的装置和方法。在一个实施例中，第一存储单元用于存储数据。第二存储单元仅在其被总线代理检测到之后才存储数据。此外，第二存储单元可以存储要存储在第二存储单元内的每个数据值的索引字段。还公开了其他实施例。

7. 发明授权

US07471675B2 Arrangements facilitating ordered transactions 有权
标题翻译：有序交易的安排
公开(公告)号：US07471675B2
公开(公告)日：2008-12-30
申请号：US10193290
申请日：2002-07-12
申请人： Ling Cen
发明人： Ling Cen
IPC分类号： H04L12/50 , H04J1/00 , G06F12/00
CPC分类号： G06F12/0828 , G06F12/0813
摘要： Arrangements facilitating ordered transactions, e.g., ordered writes, in a packet switch system having multiple switch elements.
摘要翻译：在具有多个开关元件的分组交换系统中，有助于有序交易（例如有序写入）的布置。

8. 发明授权

US5721834A System management mode circuits systems and methods 失效
标题翻译：系统管理模式电路系统和方法
公开(公告)号：US5721834A
公开(公告)日：1998-02-24
申请号：US730165
申请日：1996-10-15
申请人： Robert W. Milhaupt , Ling Cen , James Bridgwater
发明人： Robert W. Milhaupt , Ling Cen , James Bridgwater
IPC分类号： G06F1/16 , G06F1/20 , G06F13/00
CPC分类号： G06F1/1656 , G06F1/1616 , G06F1/1632 , G06F1/203
摘要： An electronic device (PPU 110) includes a data source (7201) supplying data and successive control signals indicative of valid-data, wherein transitions occur in the data during intervals between the signals indicative of valid-data, and a selector (7205) having a first input connected to the data source (7201), and a second input (7214), and an output. A circuit (7207) is connected to the output of the selector (7205) to receive data from the data source (7201) via the selector (7205). A source of a quieting signal (7220) is connected to the second input (7214), and the selector (7205) is responsive to the control signals (7206) to select the quieting signal (7220) during at least a portion of the interval between the signals indicative of valid data, and to select the data source in response to at least some of the successive control signals indicative of valid-data. Other devices, systems and methods are also disclosed.
摘要翻译：电子设备（PPU 110）包括提供数据的数据源（7201）和指示有效数据的连续控制信号，其中在表示有效数据的信号之间的间隔期间在数据中发生转换，以及具有连接到数据源（7201）的第一输入端和第二输入端（7214）以及输出端。电路（7207）连接到选择器（7205）的输出端，以经由选择器（7205）从数据源（7201）接收数据。静音信号源（7220）连接到第二输入端（7214），并且选择器（7205）响应于控制信号（7206）在间隔的至少一部分期间选择静音信号（7220）在指示有效数据的信号之间，以及响应于指示有效数据的至少一些连续控制信号来选择数据源。还公开了其他装置，系统和方法。

9. 发明授权

US07822929B2 Two-hop cache coherency protocol 失效
标题翻译：两跳缓存一致性协议
公开(公告)号：US07822929B2
公开(公告)日：2010-10-26
申请号：US10833963
申请日：2004-04-27
申请人： Ling Cen
发明人： Ling Cen
IPC分类号： G06F12/00
CPC分类号： G06F12/0833 , G06F12/0817
摘要： The invention facilitates a distributed cache coherency conflict resolution in a multi-node system to resolve conflicts at a home node.
摘要翻译：本发明有助于多节点系统中的分布式高速缓存一致性冲突解决以解决家庭节点处的冲突。

10. 发明授权

US07600078B1 Speculatively performing read transactions 有权
标题翻译：推测执行读取事务
公开(公告)号：US07600078B1
公开(公告)日：2009-10-06
申请号：US11392335
申请日：2006-03-29
申请人： Ling Cen , Vishal Moondhra , Tessil Thomas
发明人： Ling Cen , Vishal Moondhra , Tessil Thomas
IPC分类号： G06F12/00
CPC分类号： G06F12/0831 , G06F12/0862
摘要： In one embodiment, the present invention includes a method for speculatively providing a read request to a memory controller associated with a processor, determining coherency of the read request in parallel with obtaining data of the speculatively provided read request, and providing the data of the speculatively provided read request to the processor if the read request is coherent. In this way, data may be used by a processor with a reduced latency. Other embodiments are described and claimed.
摘要翻译：在一个实施例中，本发明包括一种用于向与处理器相关联的存储器控制器推测性地提供读取请求的方法，与获取推测性提供的读取请求的数据并行地确定读取请求的一致性，并且提供推测性的数据如果读取请求是一致的，则向处理器提供读取请求。以这种方式，处理器可能会使用数据降低延迟。描述和要求保护其他实施例。

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