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1. 发明授权

US07759234B2 Method for fabricating semiconductor device with recess gate 失效
标题翻译：用于制造具有凹槽的半导体器件的方法
公开(公告)号：US07759234B2
公开(公告)日：2010-07-20
申请号：US11952431
申请日：2007-12-07
申请人： Sang-Rok Oh , Jae-Seon Yu
发明人： Sang-Rok Oh , Jae-Seon Yu
IPC分类号： H01L21/3205 , H01L21/4763
CPC分类号： H01L29/4236 , H01L29/66621
摘要： A method for fabricating a semiconductor device includes forming a sacrificial layer having a stack structure of a first insulation layer, a first conductive layer and a second insulation layer over a substrate, forming a recess by etching the sacrificial layer and the substrate, forming a gate insulation layer over a recess surface, filling a second conductive layer in the recess and between etched sacrificial layers, forming a gate electrode metal layer, a gate hard mask layer and a gate mask pattern over a resultant substrate, etching layers formed below the gate mask pattern by using the gate mask pattern until the first conductive layer is exposed, thereby forming an initial gate pattern, forming a capping layer on a sidewall and a top portion of the initial gate pattern, and etching an exposed portion by using the capping layer as a mask until the first insulation layer is exposed, thereby forming a final gate pattern.
摘要翻译：一种制造半导体器件的方法包括在衬底上形成具有第一绝缘层，第一导电层和第二绝缘层的堆叠结构的牺牲层，通过蚀刻牺牲层和衬底形成凹部，形成栅极绝缘层，在凹陷表面上填充凹陷中的第二导电层和蚀刻的牺牲层之间，在所得衬底上形成栅极金属层，栅极硬掩模层和栅极掩模图案，在栅极掩模下方形成蚀刻层通过使用栅极掩模图案直到第一导电层露出，从而形成初始栅极图案，在初始栅极图案的侧壁和顶部上形成覆盖层，并且通过使用覆盖层作为蚀刻来蚀刻暴露部分直到第一绝缘层露出的掩模，从而形成最终的栅极图案。

2. 发明申请

US20090130841A1 METHOD FOR FORMING CONTACT IN SEMICONDUCTOR DEVICE 审中-公开
标题翻译：在半导体器件中形成接触的方法
公开(公告)号：US20090130841A1
公开(公告)日：2009-05-21
申请号：US12163434
申请日：2008-06-27
申请人： Yong-Tae CHO , Jae-Kyun LEE , Sang- Rok OH
发明人： Yong-Tae CHO , Jae-Kyun LEE , Sang- Rok OH
IPC分类号： H01L21/4763
CPC分类号： H01L21/76897 , H01L21/76804 , H01L21/76844
摘要： A method for forming a contact in a semiconductor device, comprises providing a substrate, forming a plurality of conductive patterns and a passivation layer surrounding the conductive patterns over the substrate, forming an insulation layer covering the conductive patterns and passivation layer, forming a mask pattern for a contact over the insulation layer, forming a first opening by performing an isotropic etch process on the insulation layer using the mask pattern as an etch mask, wherein the isotropic etch process is performed until the insulation layer meets the passivation layer, forming a barrier layer over a resultant structure of the first opening, exposing the insulation layer by performing an anisotropic etch process using the mask pattern as an etch mask, and forming a second opening exposing the substrate by performing a self aligned contact (SAC) process using the mask pattern and barrier layer as an etch mask.
摘要翻译：一种用于在半导体器件中形成接触的方法，包括提供衬底，在衬底上形成多个导电图案和围绕导电图案的钝化层，形成覆盖导电图案和钝化层的绝缘层，形成掩模图案对于绝缘层上的接触，通过使用掩模图案作为蚀刻掩模对绝缘层进行各向同性蚀刻工艺形成第一开口，其中执行各向同性蚀刻工艺，直到绝缘层与钝化层相交，形成屏障在所述第一开口的结果结构上方，通过使用所述掩模图案作为蚀刻掩模执行各向异性蚀刻工艺来暴露所述绝缘层，以及通过使用所述掩模通过执行自对准接触（SAC）工艺来形成第二开口，所述第二开口暴露所述衬底图案和阻挡层作为蚀刻掩模。

3. 发明申请

US20080233730A1 Method for fabricating semiconductor device 审中-公开
标题翻译：制造半导体器件的方法
公开(公告)号：US20080233730A1
公开(公告)日：2008-09-25
申请号：US12005565
申请日：2007-12-27
申请人： Jae-Seon Yu , Sang-Rok Oh
发明人： Jae-Seon Yu , Sang-Rok Oh
IPC分类号： H01L21/3205 , G03F7/26
CPC分类号： H01L21/28123 , H01L21/32139 , H01L27/10873 , H01L27/10894
摘要： A method for fabricating a semiconductor device includes providing a substrate where a cell region and a peripheral region are defined, stacking a conductive layer, a hard mask layer, a metal-based hard mask layer, and an amorphous carbon (C) pattern over the substrate etching the metal-based hard mask layer using the amorphous C pattern as an etch mask, thereby forming a resultant structure, forming a photoresist pattern covering the resultant structure in the cell region while exposing the resultant structure in the peripheral region, decreasing a width of the etched metal-based hard mask layer in the peripheral region, removing the photoresist pattern and the amorphous C pattern, and forming a conductive pattern by etching the hard mask layer and the conductive layer using the etched metal-based hard mask layer as an etch mask.
摘要翻译：一种半导体器件的制造方法，其特征在于，提供在其上限定了单元区域和周边区域的基板，将导电层，硬掩模层，金属基硬掩模层和无定形碳（C）使用非晶C图案作为蚀刻掩模来蚀刻基于金属的硬掩模层，从而形成所得结构，形成覆盖所述单元区域中的所得结构的光致抗蚀剂图案，同时使周边区域中的所得结构暴露，在外围区域中蚀刻的金属基硬掩模层，去除光致抗蚀剂图案和非晶C图案，并且通过使用蚀刻的金属基硬掩模层蚀刻硬掩模层和导电层来形成导电图案，作为蚀刻掩模。

4. 发明申请

US20080227281A1 METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH RECESS GATE 失效
标题翻译：用于制造具有压盖的半导体器件的方法
公开(公告)号：US20080227281A1
公开(公告)日：2008-09-18
申请号：US11952431
申请日：2007-12-07
申请人： Sang-Rok OH , Jae-Seon YU
发明人： Sang-Rok OH , Jae-Seon YU
IPC分类号： H01L21/283
CPC分类号： H01L29/4236 , H01L29/66621
摘要： A method for fabricating a semiconductor device includes forming a sacrificial layer having a stack structure of a first insulation layer, a first conductive layer and a second insulation layer over a substrate, forming a recess by etching the sacrificial layer and the substrate, forming a gate insulation layer over a recess surface, filling a second conductive layer in the recess and between etched sacrificial layers, forming a gate electrode metal layer, a gate hard mask layer and a gate mask pattern over a resultant substrate, etching layers formed below the gate mask pattern by using the gate mask pattern until the first conductive layer is exposed, thereby forming an initial gate pattern, forming a capping layer on a sidewall and a top portion of the initial gate pattern, and etching an exposed portion by using the capping layer as a mask until the first insulation layer is exposed, thereby forming a final gate pattern.
摘要翻译：一种制造半导体器件的方法包括在衬底上形成具有第一绝缘层，第一导电层和第二绝缘层的堆叠结构的牺牲层，通过蚀刻牺牲层和衬底形成凹部，形成栅极绝缘层，在凹陷表面上填充凹陷中的第二导电层和蚀刻的牺牲层之间，在所得衬底上形成栅极金属层，栅极硬掩模层和栅极掩模图案，在栅极掩模下方形成蚀刻层通过使用栅极掩模图案直到第一导电层露出，从而形成初始栅极图案，在初始栅极图案的侧壁和顶部上形成覆盖层，并且通过使用覆盖层作为蚀刻来蚀刻暴露部分直到第一绝缘层露出的掩模，从而形成最终的栅极图案。

5. 发明申请

US20080160739A1 Method for fabricating semiconductor device 有权
标题翻译：制造半导体器件的方法
公开(公告)号：US20080160739A1
公开(公告)日：2008-07-03
申请号：US12005438
申请日：2007-12-26
申请人： Jae-Seon Yu , Sang-Rok Oh
发明人： Jae-Seon Yu , Sang-Rok Oh
IPC分类号： H01L21/28
CPC分类号： H01L27/105 , H01L27/1052
摘要： A method for fabricating a semiconductor device including a first region and a second region, wherein pattern density of etch target patterns formed in the second region is lower than that of etch target patterns formed in the first region includes providing a substrate including the first region and the second region, forming an etch target layer over the substrate, forming a hard mask layer over the etch target layer, etching the hard mask layer to form a first and a second hard mask pattern in the first and the second regions, respectively, reducing a width of the second hard mask pattern formed in the second region and etching the etch target layer using the first hard mask pattern and the second hard mask pattern having the reduced width as an etch barrier to form the etch target patterns in the first and the second regions.
摘要翻译：一种用于制造包括第一区域和第二区域的半导体器件的方法，其中形成在所述第二区域中的蚀刻目标图案的图案密度低于在所述第一区域中形成的蚀刻目标图案的图案密度，包括提供包括所述第一区域的衬底和所述第二区域在所述衬底上形成蚀刻目标层，在所述蚀刻目标层上形成硬掩模层，蚀刻所述硬掩模层以分别在所述第一区域和所述第二区域中形成第一和第二硬掩模图案，所述第二硬掩模图案的宽度形成在所述第二区域中，并且使用所述第一硬掩模图案蚀刻所述蚀刻目标层，并且所述第二硬掩模图案具有减小的宽度作为蚀刻阻挡层，以在所述第一和/ 第二区域。

6. 发明申请

US20080160737A1 Method for forming metal pattern and method for forming gate electrode in semiconductor device using the same 有权
标题翻译：用于形成金属图案的方法以及使用其形成栅电极的半导体器件的方法
公开(公告)号：US20080160737A1
公开(公告)日：2008-07-03
申请号：US11824024
申请日：2007-06-29
申请人： Sang-Rok Oh , Jae-Seon Yu
发明人： Sang-Rok Oh , Jae-Seon Yu
IPC分类号： H01L21/3205 , H01L21/311
CPC分类号： H01L21/32139 , H01L21/28061 , H01L21/28247 , H01L29/66621
摘要： A method for forming a metal pattern in a semiconductor device includes forming an etch stop layer over a semi-finished substrate including a metal layer, forming a hard mask over the etch stop layer, etching the hard mask to form a hard mask pattern exposing the etch stop layer, and etching the etch stop layer and the metal layer using the hard mask pattern.
摘要翻译：在半导体器件中形成金属图案的方法包括在包括金属层的半成品衬底上形成蚀刻停止层，在蚀刻停止层上形成硬掩模，蚀刻硬掩模以形成暴露蚀刻停止层，并使用硬掩模图案蚀刻蚀刻停止层和金属层。

7. 发明授权

US06731089B2 Flexible and compact motor control module based on the can communication network 失效
标题翻译：基于可通信网络的灵活紧凑的电机控制模块
公开(公告)号：US06731089B2
公开(公告)日：2004-05-04
申请号：US09996915
申请日：2001-11-30
申请人： Young Jo Cho , Sung On Lee , Bum Jae You , Sang Rok Oh
发明人： Young Jo Cho , Sung On Lee , Bum Jae You , Sang Rok Oh
IPC分类号： G05B1101
CPC分类号： H02P7/2805
摘要： The present invention relates to a flexible and compact motor control module based on the Controller Area Network (CAN) communication network. More specifically, the present invention relates to a motor control module which is based on the ISO11898 standard Controller Area Network (CAN), recognized for its suitability in the communication of intelligent sensors and actuators, and also capable of obtaining the location, speed and torque control commands of a motor and executing digital control functions irrespective of motor's type and power consumption, transmitting feedback data.
摘要翻译：本发明涉及一种基于控制器局域网（CAN）通信网络的灵活紧凑的电机控制模块。更具体地，本发明涉及一种基于ISO11898标准控制器局域网（CAN）的电动机控制模块，其被认为是智能传感器和致动器的通信中的适用性，并且还能够获得位置，速度和扭矩控制电机的命令，执行数字控制功能，无论电机的类型和功耗如何，都能传输反馈数据。

8. 发明授权

US07572704B2 Method for forming metal pattern and method for forming gate electrode in semiconductor device using the same 有权
标题翻译：用于形成金属图案的方法以及使用其形成栅电极的半导体器件的方法
公开(公告)号：US07572704B2
公开(公告)日：2009-08-11
申请号：US11824024
申请日：2007-06-29
申请人： Sang-Rok Oh , Jae-Seon Yu
发明人： Sang-Rok Oh , Jae-Seon Yu
IPC分类号： H01L21/336
CPC分类号： H01L21/32139 , H01L21/28061 , H01L21/28247 , H01L29/66621
摘要： A method for forming a metal pattern in a semiconductor device includes forming an etch stop layer over a semi-finished substrate including a metal layer, forming a hard mask over the etch stop layer, etching the hard mask to form a hard mask pattern exposing the etch stop layer, and etching the etch stop layer and the metal layer using the hard mask pattern.
摘要翻译：在半导体器件中形成金属图案的方法包括在包括金属层的半成品衬底上形成蚀刻停止层，在蚀刻停止层上形成硬掩模，蚀刻硬掩模以形成暴露蚀刻停止层，并使用硬掩模图案蚀刻蚀刻停止层和金属层。

9. 发明申请

US20090163010A1 METHOD FOR FABRICATING SEMICONDUCTOR DEVICE 审中-公开
标题翻译：制造半导体器件的方法
公开(公告)号：US20090163010A1
公开(公告)日：2009-06-25
申请号：US12336850
申请日：2008-12-17
申请人： Sang-Rok OH , Hyun-Sik PARK , Yong- Tae CHO
发明人： Sang-Rok OH , Hyun-Sik PARK , Yong- Tae CHO
IPC分类号： H01L21/3213 , H01L21/311 , H01L21/467
CPC分类号： H01L21/823456 , H01L21/76832 , H01L21/76834 , H01L21/823475 , H01L27/105 , H01L27/1052 , H01L29/495
摘要： A method for fabricating a semiconductor device includes forming a plurality of gate patterns including a tungsten electrode over a substrate, performing a plasma oxidation process to form a capping layer on the surfaces of the gate patterns, forming an etch barrier layer over the substrate where the capping layer is formed, forming an interlayer dielectric layer to fill gap between the gate patterns, and etching the interlayer dielectric layer between the gate patterns to form a contact hole.
摘要翻译：一种制造半导体器件的方法包括在衬底上形成包括钨电极的多个栅极图案，执行等离子体氧化处理以在栅极图案的表面上形成覆盖层，在衬底上形成蚀刻阻挡层，其中形成覆盖层，形成层间电介质层以填充栅极图案之间的间隙，并且蚀刻栅极图案之间的层间电介质层以形成接触孔。

10. 发明申请

US20080213990A1 METHOD FOR FORMING GATE ELECTRODE IN SEMICONDUCTOR DEVICE 审中-公开
标题翻译：在半导体器件中形成栅极电极的方法
公开(公告)号：US20080213990A1
公开(公告)日：2008-09-04
申请号：US11964332
申请日：2007-12-26
申请人： Sang-Rok OH , Jae-Seon YU
发明人： Sang-Rok OH , Jae-Seon YU
IPC分类号： H01L21/3205
CPC分类号： H01L29/4941 , H01L21/28052 , H01L21/28247 , H01L21/823412 , H01L21/823437 , H01L29/66621
摘要： A method for forming a gate electrode in a semiconductor device includes providing a substrate, forming a gate insulation layer over the substrate, forming first and second conductive layers over the gate insulation layer, forming a hard mask pattern over the second conductive layer, etching the second conductive layer using the hard mask pattern as an etch mask, performing an oxidation process to form an anti-oxidation layer on a sidewall of the etched second conductive layer, and etching the first conductive layer using the hard mask as an etch mask.
摘要翻译：一种在半导体器件中形成栅电极的方法，包括提供衬底，在衬底上形成栅极绝缘层，在栅绝缘层上形成第一和第二导电层，在第二导电层上形成硬掩模图案，蚀刻使用所述硬掩模图案作为蚀刻掩模的第二导电层，执行氧化处理以在所蚀刻的第二导电层的侧壁上形成抗氧化层，并且使用所述硬掩模作为蚀刻掩模蚀刻所述第一导电层。

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