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    • 3. 发明申请
      US20070220461A1 Method and system for sequential equivalence checking with multiple initial states 审中-公开
    • Method and system for sequential equivalence checking with multiple initial states
    • 具有多个初始状态的顺序等价检查的方法和系统
    • US20070220461A1
    • 2007-09-20
    • US11375476
    • 2006-03-14
    • Jason Baumgartner , Robert Kanzelman , Paul Roessler
    • Jason Baumgartner , Robert Kanzelman , Paul Roessler
    • G06F17/50
    • G06F17/504
    • A method, system and computer program product for performing equivalence checking of a circuit design are disclosed. The method includes importing a first design comprising a first register set and a different second design comprising a second register set and importing a mapping between corresponding initial states of the first register set and the second register set. A first random logic and a second random logic, respectively representing an application of a set of initial values to the first register set and the second register set are generated and an equivalence check on a third design synthesized from the first design and the second design with an output set from the first random logic as an initialization of the first register set and with an output set of the second random logic as an initialization of the second register set is performed.
    • 公开了一种用于执行电路设计的等效性检查的方法，系统和计算机程序产品。 该方法包括导入包括第一寄存器组和包括第二寄存器组的不同第二设计的第一设计，并且导入第一寄存器组和第二寄存器组的相应初始状态之间的映射。 生成分别表示对第一寄存器组和第二寄存器组的一组初始值的应用的第一随机逻辑和第二随机逻辑，并且从第一设计和第二设计合成的第三设计上的等价性检查与 执行从作为第一寄存器组的初始化的第一随机逻辑和作为第二寄存器组的初始化的第二随机逻辑的输出集合的输出集合。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 4. 发明申请
      US20120216159A1 VERIFICATION TECHNIQUES FOR LIVENESS CHECKING OF LOGIC DESIGNS 有权
    • VERIFICATION TECHNIQUES FOR LIVENESS CHECKING OF LOGIC DESIGNS
    • 用于验证逻辑设计的验证技术
    • US20120216159A1
    • 2012-08-23
    • US13403799
    • 2012-02-23
    • Jason R. Baumgartner , Paul Roessler , Ohad Shacham , Jiazhao Xu
    • Jason R. Baumgartner , Paul Roessler , Ohad Shacham , Jiazhao Xu
    • G06F17/50
    • G06F17/504
    • A technique for verification of a logic design using a liveness-to-safety conversion includes assigning liveness gates for liveness properties of a netlist and assigning a single loop gate to provide a loop signal for the liveness gates. Assertion of the single loop gate is prevented when none of the liveness gates are asserted. A first state of the netlist is sampled and the sampled first state provides an initial state for a first behavioral loop for at least one of the liveness gates following the assertion of the single loop gate. The sampled first state of the first behavioral loop is compared with a later state of the first behavioral loop to determine if the sampled first state is repeated. A liveness violation is returned when the sampled first state is repeated and an associated one of the liveness gates remains asserted for a duration of the first behavioral loop.
    • 用于验证使用安全性转换的逻辑设计的技术包括为网表的活动属性分配活动门，并分配单个循环门以为活跃门提供循环信号。 当没有活动门被断言时，防止单回路门的断言。 对网表的第一状态进行采样，并且采样的第一状态为在单循环门的断言之后的活动门中的至少一个为第一行为环提供初始状态。 将第一行为循环的采样第一状态与第一行为循环的稍后状态进行比较，以确定是否重复采样的第一状态。 当重复采样的第一状态并且在第一行为循环的持续时间内相关联的一个活动门保持断言时，返回活动违反。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 5. 发明申请
      US20100218150A1 Logic Design Verification Techniques for Liveness Checking 审中-公开
    • Logic Design Verification Techniques for Liveness Checking
    • 逻辑设计验证技术的活力检查
    • US20100218150A1
    • 2010-08-26
    • US12393779
    • 2009-02-26
    • Jason R. Baumgartner , Paul Roessler , Ohad Shacham , Jiazhao Xu
    • Jason R. Baumgartner , Paul Roessler , Ohad Shacham , Jiazhao Xu
    • G06F17/50
    • G06F17/504
    • A technique for verification of a logic design (embodied in a netlist) using a liveness-to-safety conversion includes assigning liveness gates for liveness properties of the netlist and assigning a single loop gate to provide a loop signal for the liveness gates. Assertion of the single loop gate is prevented when none of the liveness gates are asserted. A first state of the netlist is sampled and the sampled first state provides an initial state for a first behavioral loop for at least one of the liveness gates following the assertion of the single loop gate. The sampled first state of the first behavioral loop is compared with a later state of the first behavioral loop to determine if the sampled first state is repeated. A liveness violation is returned when the sampled first state is repeated and an associated one of the liveness gates remains asserted for a duration of the first behavioral loop.
    • 使用活动到安全转换来验证逻辑设计（体现在网表中）的技术包括为网表的活动属性分配活动门，并且分配单个循环门以为活动门提供循环信号。 当没有活动门被断言时，防止单回路门的断言。 对网表的第一状态进行采样，并且采样的第一状态为在单循环门的断言之后的活动门中的至少一个为第一行为环提供初始状态。 将第一行为循环的采样的第一状态与第一行为循环的稍后状态进行比较，以确定是否重复采样的第一状态。 当重复采样的第一状态并且在第一行为循环的持续时间内相关联的一个活动门保持断言时，返回活动违反。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
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