专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明申请

US20130179640A1 INSTRUCTION CACHE POWER REDUCTION 有权
标题翻译：指令缓存功率降低
公开(公告)号：US20130179640A1
公开(公告)日：2013-07-11
申请号：US13346536
申请日：2012-01-09
申请人： Aneesh Aggarwal , Ross Segelken , Kevin Koschoreck
发明人： Aneesh Aggarwal , Ross Segelken , Kevin Koschoreck
IPC分类号： G06F12/12
CPC分类号： G06F12/0864 , G06F12/0875 , G06F2212/1028 , Y02D10/13
摘要： In one embodiment, a method for controlling an instruction cache including a least-recently-used bits array, a tag array, and a data array, includes looking up, in the least-recently-used bits array, least-recently-used bits for each of a plurality of cacheline sets in the instruction cache, determining a most-recently-used way in a designated cacheline set of the plurality of cacheline sets based on the least-recently-used bits for the designated cacheline, looking up, in the tag array, tags for one or more ways in the designated cacheline set, looking up, in the data array, data stored in the most-recently-used way in the designated cacheline set, and if there is a cache hit in the most-recently-used way, retrieving the data stored in the most-recently-used way from the data array.
摘要翻译：在一个实施例中，一种用于控制包括最近最少使用的位阵列，标签阵列和数据阵列的指令高速缓存的方法包括在最近最少使用的位阵列中查找最近最少使用的位对于指令高速缓存中的多个高速缓存行集合中的每一个，基于指定的高速缓存行的最近最少使用的比特来确定在多个高速缓存行集合的指定的高速缓存行集合中的最近使用的方式，查找标签数组，在指定的高速缓存行集中的一种或多种方式的标签，在数据数组中查找，以指定的高速缓存行集合中最近使用的方式存储的数据，以及如果最多存在高速缓存命中以最常用的方式，从数据数组中检索以最近使用的方式存储的数据。

2. 发明授权

US09552032B2 Branch prediction power reduction 有权
标题翻译：分支预测功率降低
公开(公告)号：US09552032B2
公开(公告)日：2017-01-24
申请号：US13458542
申请日：2012-04-27
申请人： Aneesh Aggarwal , Ross Segelken , Kevin Koschoreck , Paul Wasson
发明人： Aneesh Aggarwal , Ross Segelken , Kevin Koschoreck , Paul Wasson
IPC分类号： G06F9/38 , G06F1/32 , G06F9/30
CPC分类号： G06F1/32 , G06F1/3243 , G06F9/30058 , G06F9/38 , Y02D10/152
摘要： In one embodiment, a microprocessor is provided. The microprocessor includes instruction memory and a branch prediction unit. The branch prediction unit is configured to use information from the instruction memory to selectively power up the branch prediction unit from a powered-down state when fetched instruction data includes a branch instruction and maintain the branch prediction unit in the powered-down state when the fetched instruction data does not include a branch instruction in order to reduce power consumption of the microprocessor during instruction fetch operations.
摘要翻译：在一个实施例中，提供微处理器。微处理器包括指令存储器和分支预测单元。分支预测单元被配置为当获取的指令数据包括分支指令时，使用来自指令存储器的信息来选择性地从掉电状态向上行分支预测单元加电，并且当所提取的指令数据包含分支指令时，将分支预测单元维持在断电状态指令数据不包括分支指令，以便在指令获取操作期间减少微处理器的功耗。

3. 发明申请

US20130290640A1 BRANCH PREDICTION POWER REDUCTION 有权
标题翻译：分支预测功率降低
公开(公告)号：US20130290640A1
公开(公告)日：2013-10-31
申请号：US13458542
申请日：2012-04-27
申请人： Aneesh Aggarwal , Ross Segelken , Kevin Koschoreck , Paul Wasson
发明人： Aneesh Aggarwal , Ross Segelken , Kevin Koschoreck , Paul Wasson
IPC分类号： G06F9/30 , G06F12/08
CPC分类号： G06F1/32 , G06F1/3243 , G06F9/30058 , G06F9/38 , Y02D10/152
摘要： In one embodiment, a microprocessor is provided. The microprocessor includes instruction memory and a branch prediction unit. The branch prediction unit is configured to use information from the instruction memory to selectively power up the branch prediction unit from a powered-down state when fetched instruction data includes a branch instruction and maintain the branch prediction unit in the powered-down state when the fetched instruction data does not include a branch instruction in order to reduce power consumption of the microprocessor during instruction fetch operations.
摘要翻译：在一个实施例中，提供微处理器。微处理器包括指令存储器和分支预测单元。分支预测单元被配置为当获取的指令数据包括分支指令时，使用来自指令存储器的信息来选择性地从掉电状态向上行分支预测单元加电，并且当所提取的指令数据包含分支指令时，将分支预测单元维持在断电状态指令数据不包括分支指令，以便在指令获取操作期间减少微处理器的功耗。

4. 发明授权

US09396117B2 Instruction cache power reduction 有权
标题翻译：指令缓存功率降低
公开(公告)号：US09396117B2
公开(公告)日：2016-07-19
申请号：US13346536
申请日：2012-01-09
申请人： Aneesh Aggarwal , Ross Segelken , Kevin Koschoreck
发明人： Aneesh Aggarwal , Ross Segelken , Kevin Koschoreck
IPC分类号： G06F12/00 , G06F13/00 , G06F13/28 , G06F12/08
CPC分类号： G06F12/0864 , G06F12/0875 , G06F2212/1028 , Y02D10/13
摘要： In one embodiment, a method for controlling an instruction cache including a least-recently-used bits array, a tag array, and a data array, includes looking up, in the least-recently-used bits array, least-recently-used bits for each of a plurality of cacheline sets in the instruction cache, determining a most-recently-used way in a designated cacheline set of the plurality of cacheline sets based on the least-recently-used bits for the designated cacheline, looking up, in the tag array, tags for one or more ways in the designated cacheline set, looking up, in the data array, data stored in the most-recently-used way in the designated cacheline set, and if there is a cache hit in the most-recently-used way, retrieving the data stored in the most-recently-used way from the data array.
摘要翻译：在一个实施例中，一种用于控制包括最近最少使用的位阵列，标签阵列和数据阵列的指令高速缓存的方法包括在最近最少使用的位阵列中查找最近最少使用的位对于指令高速缓存中的多个高速缓存行集合中的每一个，基于指定的高速缓存行的最近最少使用的比特来确定在多个高速缓存行集合的指定的高速缓存行集合中的最近使用的方式，查找标签数组，在指定的高速缓存行集中的一种或多种方式的标签，在数据数组中查找，以指定的高速缓存行集合中最近使用的方式存储的数据，以及如果最多存在高速缓存命中以最常用的方式，从数据数组中检索以最近使用的方式存储的数据。

5. 发明申请

US20070064852A1 CLOCK GENERATION FOR MULTIPLE CLOCK DOMAINS 有权
标题翻译：多个时钟域的时钟生成
公开(公告)号：US20070064852A1
公开(公告)日：2007-03-22
申请号：US11460231
申请日：2006-07-26
申请人： Anthony Jones , Kevin Koschoreck
发明人： Anthony Jones , Kevin Koschoreck
IPC分类号： H04L7/00
CPC分类号： H04L7/02 , G06F1/04 , G06F1/10 , G06F1/12 , H04L7/0008
摘要： This disclosure relates to generating clock signals that drive data passing circuitry for various clock domains. Each individual clock domain can adjust its operating frequency from one generated by a central clock to an appropriate frequency. By using embodiments of the invention, clock crossing circuitry between domains need not run at the highest clock frequency of the entire circuit, but rather the clock crossing circuitry need only operate at the highest frequency of the two domains sharing data.
摘要翻译：本公开涉及产生驱动各种时钟域的数据传送电路的时钟信号。每个单独的时钟域可以将其工作频率从由中央时钟生成的频率调整到适当的频率。通过使用本发明的实施例，域之间的时钟交叉电路不需要在整个电路的最高时钟频率下运行，而是时钟交叉电路仅需要在共享数据的两个域的最高频率下操作。

6. 发明授权

US6134622A Dual mode bus bridge for computer system 失效
标题翻译：计算机系统双模总线桥
公开(公告)号：US6134622A
公开(公告)日：2000-10-17
申请号：US13777
申请日：1998-01-26
申请人： Suvansh Kapur , Kevin Koschoreck , Srinand Venkatesan , D. Michael Bell
发明人： Suvansh Kapur , Kevin Koschoreck , Srinand Venkatesan , D. Michael Bell
IPC分类号： G06F9/38 , G06F13/40 , G06F13/38
CPC分类号： G06F9/3824 , G06F13/4045 , G06F13/4059 , G06F13/4081
摘要： A bus expander bridge is provided for interfacing first and second external buses (such as PCI buses) to a third bus. The bus expander bridge is configurable in either an independent mode in which the first and second external buses operate independently and a combined mode in which the first and second external buses are combined to create a single bus. The bus expander bridge includes a first set of data queues for routing data between the first external bus and the third bus, and a second set of data queues for routing data between the second external bus and the third bus. The bus expander bridge also includes a controller coupled to the first and second sets of data queues and operating the first and second sets of data queues in parallel for the independent mode. The controller routes even addressed data through the first set of data queues and routes odd addressed data through the second set of data queues for the combined mode.
摘要翻译：提供一个总线扩展器桥接器用于将第一和第二外部总线（例如PCI总线）与第三总线接口。总线扩展器桥可以以独立模式配置，其中第一和第二外部总线独立运行，以及组合模式，其中组合第一和第二外部总线以创建单个总线。总线扩展器桥包括用于在第一外部总线和第三总线之间路由数据的第一组数据队列，以及用于在第二外部总线和第三总线之间路由数据的第二组数据队列。总线扩展器桥还包括耦合到第一和第二组数据队列的控制器，并且为独立模式并行地操作第一和第二组数据队列。控制器通过第一组数据队列路由寻址数据，并通过组合模式的第二组数据队列路由奇数寻址数据。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式