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    • 65. 发明授权
      US5659507A Clock synchronous type DRAM with data latch 失效
    • Clock synchronous type DRAM with data latch
    • 具有数据锁存器的时钟同步型DRAM
    • US5659507A
    • 1997-08-19
    • US753432
    • 1996-11-25
    • Tomoaki Yabe , Kenji Numata , Katsuhiko Sato , Ryo Haga , Shinji Miyano , Tohru Furuyama
    • Tomoaki Yabe , Kenji Numata , Katsuhiko Sato , Ryo Haga , Shinji Miyano , Tohru Furuyama
    • G11C7/10 , G11C11/407 , G11C7/00
    • G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1072 , G11C7/1078
    • A semiconductor memory device includes a memory cell array, row decoder, bit line pairs, sense amplifier, sense amplifier control circuit, data latch, transfer gate, transfer gate control circuit, and write circuit. The memory cell array has dynamic memory cells arranged in an array form. The row decoder decodes a row address signal to select a desired one of rows of the memory cell array. Each of the bit line pairs is connected to those of the memory cells which are arranged on a corresponding one of columns of the memory cell array. The sense amplifier amplifies data read out on the paired bit lines and positively feeding data back to the paired bit lines to hold the data. The sense amplifier control circuit controls the operation of the sense amplifier. The data latch latches readout data and write data. The transfer gate transfers data between the data latch and the sense amplifier. The transfer gate control circuit controls the transfer gate. The write circuit writes data into the data latch in synchronism with a clock signal. At the time of writing data into the memory cells, data is previously supplied to the data latch by the write circuit and latched in the data latch, and after the transfer gate control circuit controls the transfer gate to supply data to the bit line pairs from the data latch, the sense amplifier control circuit activates the sense amplifier.
    • 半导体存储器件包括存储单元阵列，行解码器，位线对，读出放大器，读出放大器控制电路，数据锁存器，传输门，传输门控制电路和写电路。 存储单元阵列具有以阵列形式排列的动态存储单元。 行解码器解码行地址信号以选择存储单元阵列的所需行中的一行。 每个位线对连接到布置在存储单元阵列的相应列上的存储单元的每一个。 读出放大器放大在配对位线上读出的数据，并将数据反馈给配对的位线以保存数据。 读出放大器控制电路控制读出放大器的工作。 数据锁存器锁存读出数据和写入数据。 传输门在数据锁存器和读出放大器之间传送数据。 传输门控制电路控制传输门。 写入电路与时钟信号同步地将数据写入数据锁存器。 在将数据写入存储器单元时，数据预先由写入电路提供给数据锁存器并锁存在数据锁存器中，并且在传输门控制电路控制传输门以向位线对提供数据之后 数据锁存器，读出放大器控制电路激活读出放大器。
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    • 66. 发明授权
      US5517454A Semiconductor memory device having refresh circuits 失效
    • Semiconductor memory device having refresh circuits
    • 具有刷新电路的半导体存储器件
    • US5517454A
    • 1996-05-14
    • US355762
    • 1994-12-14
    • Katsuhiko Sato , Kiyofumi Ochii , Yukihiro Urakawa
    • Katsuhiko Sato , Kiyofumi Ochii , Yukihiro Urakawa
    • G11C11/405 , G11C11/403 , G11C11/406 , G11C11/409 , G11C7/00
    • G11C11/406
    • A semiconductor memory device including dynamic memory cells for which refresh operation is required, wherein one fundamental cycle consists of a normal operation for carrying out writing or reading into or from the memory cells and a refresh operation. This semiconductor memory device comprising: a refresh signal generating circuit supplied with a clock signal to generate a refresh signal indicating start of refresh; a count signal generating circuit supplied with the clock signal to generate a count signal required for selection of a memory cell to be refreshed, a refresh counter circuit supplied with the refresh signal and the count signal to select a word line and a bit line to which a memory cell to be refreshed is connected; and a precharge circuit supplied with the refresh signal to carry out precharge of the bit line for refresh.
    • 一种包括需要刷新操作的动态存储器单元的半导体存储器件，其中一个基本周期包括用于执行对存储器单元的写入或读取的正常操作和刷新操作。 该半导体存储器件包括：刷新信号发生电路，被提供有时钟信号以产生指示刷新开始的刷新信号; 提供有时钟信号的计数信号发生电路，以产生选择要刷新的存储单元所需的计数信号，提供有刷新信号的刷新计数器电路和计数信号以选择字线和位线 连接要更新的存储单元; 以及提供有刷新信号的预充电电路，以执行用于刷新的位线的预充电。
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    • 69. 发明授权
      US5278459A Static semiconductor memory using thin film FET 失效
    • Static semiconductor memory using thin film FET
    • 使用薄膜FET的静态半导体存储器
    • US5278459A
    • 1994-01-11
    • US791695
    • 1991-11-14
    • Masataka Matsui , Kiyofumi Ochii , Katsuhiko Sato
    • Masataka Matsui , Kiyofumi Ochii , Katsuhiko Sato
    • G11C11/412 , H01L21/8244 , H01L27/11 , H01L29/78 , H01L29/786 , H03K3/356
    • H03K3/356052 , G11C11/412 , H01L27/1108 , Y10S257/903
    • According to this invention, there is provided a semiconductor static data memorizing apparatus including, a first power supply terminal, a second power supply terminal, a first TFT (thin film transistor), the first TFT having a first conductivity type, one terminal connected to the first power supply terminal, and the other terminal connected to a first data storage node for memorizing the second data, a second TFT, the TFT having the first conductivity type, one terminal connected to the first power supply terminal, and the other terminal connected to a second data storage node for memorizing the data, a third TFT, the third TFT having a second conductivity type, one terminal connected to the second power supply terminal, and the other terminal connected to the first data storage node, and a fourth TFT, the fourth TFT having the second conductivity type, one terminal connected to the second power supply terminal, and the other terminal connected to the second data storage node, wherein a gate of the first TFT is connected to the second memory node, and a gate of the second TFT is connected to the first data storage node, such that a flip-flip circuit is formed by the first power supply terminal, the second power supply terminal, the first TFT, the second TFT, the third TFT, and the fourth TFT, and further including data bit lines which are inverted with respect to each other, a first switching device for performing a switching operation between one of the bit lines and the first data storage node, a second switching device for performing a switching operation between the other of the data bit lines and the second data memory, and a word line device, connected to gates of the first and second switching devices, for controlling operations of the first and second switching devices.
    • 根据本发明，提供了一种半导体静态数据存储装置，包括：第一电源端子，第二电源端子，第一TFT（薄膜晶体管），第一TFT，具有第一导电类型，一个端子连接到 第一电源端子和连接到用于存储第二数据的第一数据存储节点的另一终端，第二TFT，具有第一导电类型的TFT，连接到第一电源端子的一个端子，以及连接到第一电源端子的另一个端子 到第二数据存储节点，用于存储数据，第三TFT，具有第二导电类型的第三TFT，连接到第二电源端的一个端子和连接到第一数据存储节点的另一个端子;以及第四TFT ，具有第二导电类型的第四TFT，一个端子连接到第二电源端子，另一个端子连接到第二数据存储节点，其中 在第一TFT的栅极连接到第二存储器节点，并且第二TFT的栅极连接到第一数据存储节点，使得由第一电源端子形成翻盖电路，第二电源 供电端子，第一TFT，第二TFT，第三TFT和第四TFT，并且还包括彼此相反的数据位线;第一开关器件，用于在位线之间执行切换操作 和第一数据存储节点，用于执行另一数据位线和第二数据存储器之间的切换操作的第二切换装置，以及连接到第一和第二开关装置的栅极的字线装置，用于控制操作 的第一和第二开关装置。
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