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    • 46. 发明授权
      US07643364B2 Semiconductor memory device 有权
    • Semiconductor memory device
    • 半导体存储器件
    • US07643364B2
    • 2010-01-05
    • US12004291
    • 2007-12-20
    • Jong-Cheol Lee , Myeong-O Kim
    • Jong-Cheol Lee , Myeong-O Kim
    • G11C7/00
    • G11C7/08 , G11C7/1051 , G11C7/1069 , G11C7/22 , G11C11/4076 , G11C11/4091 , G11C11/4096
    • A semiconductor memory device including a bit line sense amplifier for amplifying a voltage corresponding to a charge stored in a capacitor of a memory cell and outputting an amplified voltage and an I/O sense amplifier for receiving the output of the bit line sense amplifier, amplifying a voltage level of the output and outputting an amplified voltage level is disclosed. The semiconductor memory device includes a sense amplification enable signal control portion which receives an initial sense amplification enable signal, sequentially delays the initial sense amplification enable signal by a plurality of predetermined time periods and selectively outputs a plurality of delayed sense amplification enable signals in view of both an operation speed and a manufacturing yield of a semiconductor memory device; a plurality of clocked sense amplifiers which each receive an output signal of the I/O sense amplifier, amplify the output signal of the I/O sense amplifier in response to each of the plurality of delayed sense amplification enable signals, and sequentially output an output signal of a power voltage level or a ground voltage level in response; and a previous-step output driving circuit which sequentially receives the output signals of the plurality of clocked sense amplifiers, delays the output signals of the plurality of clocked sense amplifiers by a predetermined time period, and then intercepts an output of the clocked sense amplifier of a previous step.
    • 一种半导体存储器件，包括位线读出放大器，用于放大与存储在存储单元的电容器中的电荷相对应的电压并输出放大电压;以及I / O读出放大器，用于接收位线读出放大器的输出，放大 公开了输出的电压电平并输出放大的电压电平。 半导体存储器件包括读出放大使能信号控制部分，其接收初始读出放大使能信号，将初始读出放大使能信号顺序地延迟多个预定时间周期，并且选择性地输出多个延迟读出放大使能信号， 半导体存储器件的操作速度和制造成品率; 多个时钟读出放大器，其各自接收I / O读出放大器的输出信号，响应于多个延迟读出放大使能信号中的每一个放大I / O读出放大器的输出信号，并依次输出输出 电源电压信号或接地电压电平响应; 以及前级输出驱动电路，其依次接收多个时钟读出放大器的输出信号，将多个时钟读出放大器的输出信号延迟预定的时间周期，然后截取时钟感测放大器的输出 前一步。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 48. 发明授权
      US07295489B2 Method and circuit for writing double data rate (DDR) sampled data in a memory device 失效
    • Method and circuit for writing double data rate (DDR) sampled data in a memory device
    • 用于在存储器件中写入双倍数据速率（DDR）采样数据的方法和电路
    • US07295489B2
    • 2007-11-13
    • US11037602
    • 2005-01-18
    • Yong-Jin Yoon , Jong-Cheol Lee , Uk-Rae Cho
    • Yong-Jin Yoon , Jong-Cheol Lee , Uk-Rae Cho
    • G11C7/00
    • G11C7/1087 , G11C7/1072 , G11C7/1078 , G11C7/1093
    • A method and circuit for sampling and writing data in a double data rate (DDR) memory device, capable of securing sufficient setup and hold margins regardless of the operation frequency. Transferring first and second sampled input data to a first path using a first path control signal. Transferring third and fourth sampled input data to a second path using a second path control signal. The first and second path control signals are one half-cycle out of phase. First to fourth data are successively sampled in synchronization with a rising or falling edge of a first external clock signal; The sampled first data is linked onto a first path and the sampled second data is linked onto a second path in response to the first path control signal (generated in synchronization with a falling edge of the external clock signal); the first data on the first path and the second data on the second path are written to the memory cells in response to a write clock signal.
    • 一种用于在双倍数据速率（DDR）存储器件中采样和写入数据的方法和电路，能够确保足够的设置和保持余量而不考虑操作频率。 使用第一路径控制信号将第一和第二采样输入数据传送到第一路径。 使用第二路径控制信号将第三和第四采样输入数据传送到第二路径。 第一和第二路径控制信号是相位相差一个半周期。 与第一外部时钟信号的上升沿或下降沿同步地连续采样第一至第四数据; 响应于第一路径控制信号（与外部时钟信号的下降沿同步产生），采样的第一数据被链接到第一路径上，并且采样的第二数据被链接到第二路径上。 响应于写入时钟信号将第一路径上的第一数据和第二路径上的第二数据写入存储器单元。
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    • 49. 发明申请
      US20070115710A1 Semiconductor memory device with hierarchical bit line structure 有权
    • Semiconductor memory device with hierarchical bit line structure
    • 具有分层位线结构的半导体存储器件
    • US20070115710A1
    • 2007-05-24
    • US11480447
    • 2006-07-05
    • Nam-Seog Kim , Jong-Cheol Lee , Hak-Soo Yu , Uk-Rae Cho
    • Nam-Seog Kim , Jong-Cheol Lee , Hak-Soo Yu , Uk-Rae Cho
    • G11C5/06
    • G11C11/417 , G11C7/18 , G11C8/12
    • A semiconductor memory device has a hierarchical bit line structure. The semiconductor memory device may include first and second memory cell clusters, which share the same bit line pair and are divided operationally; third and fourth memory cell clusters, which are connected respectively corresponding to word lines coupled with the first and second memory cell clusters, and which share a bit line pair different from the bit line pair and are divided operationally; and a column pass gate for switching one of bit line pairs connected with the first to fourth memory cell clusters, to a common sense amplifier, in response to a column selection signal. Whereby an operating speed decrease caused by load of peripheral circuits connected to the bit line is improved, and the number of column pass gates is reduced substantially with a reduction of chip size.
    • 半导体存储器件具有分层位线结构。 半导体存储器件可以包括第一和第二存储器单元簇，其共享相同的位线对并且在操作上被分割; 第三和第四存储单元簇，其分别对应于与第一和第二存储器单元簇耦合的字线，并且共享与位线对不同的位线对，并在操作上分割; 以及用于响应于列选择信号将与第一至第四存储器单元簇连接的位线对之一切换到公共读出放大器的列通路。 由此，连接到位线的外围电路的负载导致的工作速度降低得到改善，并且随着芯片尺寸的减小，列通孔的数量基本上减小。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
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