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    • 43. 发明授权
      US06807613B1 Synchronized write data on a high speed memory bus 失效
    • Synchronized write data on a high speed memory bus
    • 在高速存储器总线上同步写入数据
    • US06807613B1
    • 2004-10-19
    • US09641516
    • 2000-08-21
    • Brent Keeth , Brian Johnson
    • Brent Keeth , Brian Johnson
    • G06F1206
    • G11C7/1084 , G11C7/1072 , G11C7/1078 , G11C7/22 , G11C7/24 , G11C8/20 , G11C11/4076 , G11C11/4078 , G11C16/22
    • Some synchronous semiconductor memory devices accept a command clock which is buffered and a write clock which is unbuffered. Write command are synchronized to the command clock while the associated write data is synchronized to the write clock. Due to the use of the buffer, an arbitrary phase shift can exist between the command and write clocks. The presence of the phase shift between the two clocks makes it difficult to determine when a memory device should accept write data associated a write command. A synchronous memory device in accordance with the present invention utilizes the unbuffered strobe signal which is normally tristated during writes as a flag to mark the start of write data. A preamble signal may be asserted on the strobe signal line prior to asserting the flag signal in order to simplify flag detection.
    • 一些同步半导体存储器件接受缓冲的命令时钟和不缓冲的写时钟。 写命令与命令时钟同步，而相关的写数据与写时钟同步。 由于使用缓冲器，在命令和写时钟之间可能存在任意的相移。 两个时钟之间的相移的存在使得难以确定存储器件何时应该接受与写入命令相关联的写入数据。 根据本发明的同步存储器件利用在写入期间正常三态的无缓冲选通信号作为标记写数据开始的标志。 在断言标志信号之前，可以在选通信号线上断言前导信号，以简化标志检测。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 44. 发明授权
      US06606041B1 Predictive timing calibration for memory devices 有权
    • Predictive timing calibration for memory devices
    • 存储器件的预测定时校准
    • US06606041B1
    • 2003-08-12
    • US09568016
    • 2000-05-10
    • Brian Johnson , Brent Keeth
    • Brian Johnson , Brent Keeth
    • H03M110
    • G11C11/4076 , G11C7/1072 , G11C2207/2254
    • A unique way of using a 2N bit synchronization pattern to obtain a faster and more reliable calibration of multiple data paths in a memory system is disclosed. If the 2N bit synchronization pattern is generated with a known clock phase relationship, then the data-to-clock phase alignment can be determined using simple decode logic to predict the next m-bits from a just-detected m-bits. If the succeeding m-bit pattern does not match the predicted pattern, then the current data-to-clock alignment fails for a particular delay value adjustment in the data path undergoing alignment, and the delay in that data path is adjusted to a new value. All data alignment is ensured to occur to a desired edge of the clock signal, e.g., a positive going edge, by forcing a failure of all predicted m-bit patterns which are associated with an undesired edge, e.g., a negative going edge, of the clock signal.
    • 公开了使用2N位同步模式以获得存储器系统中的多个数据路径的更快更可靠的校准的独特方式。 如果以已知的时钟相位关系生成2N位同步模式，则可以使用简单的解码逻辑来确定数据到时钟相位对准，以便从刚刚检测到的m位来预测下一个m位。 如果后续的m位模式与预测模式不匹配，则对于经历对准的数据路径中的特定延迟值调整，当前数据对时钟对准失败，并且该数据路径中的延迟被调整到新值 。 通过强制所有预测的m位模式的失败，确保所有数据对准发生在时钟信号的期望边缘（例如，正向边沿），所述预测的m位模式与不期望的边缘（例如，负向边沿）相关联 时钟信号。
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    • 45. 发明授权
      US06605970B1 Method and apparatus for crossing from an unstable to a stable clock domain in a memory device 有权
    • Method and apparatus for crossing from an unstable to a stable clock domain in a memory device
    • 从存储器件中的不稳定时钟域到稳定时钟域的方法和装置
    • US06605970B1
    • 2003-08-12
    • US09569047
    • 2000-05-10
    • Brent Keeth , Brian Johnson
    • Brent Keeth , Brian Johnson
    • G06F106
    • G06F1/06
    • Disclosed is a method and apparatus for converting an unstable receiver enable signal RXEN, which is based on a master clock which undergoes timing adjustments, to a stable receiver enable signal RXEN′ which is based on an externally applied clock signal. An externally applied clock signal at a frequency fc is divided by a factor N to produce N uniformly phase spaced clock signals. A clocking edge of a master clock signal which generates the receiver enable signal RXEN is associated with one of the N clocking signals which has a pulse which substantially envelopes the edge of the master clock signal which generates the RXEN signal. A new receiver enable signal RXEN′ is generated by the associated new clock signal. The receiver enable signal RXEN is therefore converted from a signal which has adjusted timing to RXEN′ which has no timing adjustment.
    • 公开了一种用于将基于经受定时调整的主时钟的不稳定接收机使能信号RXEN转换为基于外部施加的时钟信号的稳定的接收机使能信号RXEN'的方法和装置。 以频率fc的外部施加的时钟信号除以因子N以产生N个均匀相位的时钟信号。 产生接收器使能信号RXEN的主时钟信号的时钟边缘与N个时钟信号中的一个相关联，N个时钟信号具有基本上包围产生RXEN信号的主时钟信号的边沿的脉冲。 新的接收机使能信号RXEN'由关联的新时钟信号产生。 因此，接收机使能信号RXEN从具有调整定时的信号转换为没有定时调整的RXEN'。
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    • 48. 发明授权
      US06272070B1 Method and apparatus for setting write latency 有权
    • Method and apparatus for setting write latency
    • 设置写延迟的方法和设备
    • US06272070B1
    • 2001-08-07
    • US09500623
    • 2000-02-09
    • Brent Keeth , Brian Johnson
    • Brent Keeth , Brian Johnson
    • G11C800
    • G11C7/109 , G11C7/1072 , G11C7/1078 , G11C7/22 , G11C11/4076 , G11C11/409
    • A method of setting write latency and a write/valid indicator circuit for use with the method. In a preferred embodiment, time margin regions are established just after the first or leading edge and just before the second or following edge of the preamble of the clock signal such that a latency setting will be found unacceptable if it causes a write enable signal to transition in either of these regions. The write/valid indicator circuit creates the start and end time margin regions by delaying either the clock signal or the write enable signal, and comparing their timing with the timing of the undelayed write enable signal or clock signal respectively.
    • 设置写延迟的方法和用于该方法的写/有效指示器电路。 在优选实施例中，时间裕度区域刚好在第一或前沿之后并且刚好在时钟信号的前导码的第二或后续边缘之前建立，使得等待时间设置将被发现是不可接受的，如果它使得写使能信号转变 在这两个地区。 写入/有效指示电路通过延迟时钟信号或写入使能信号来分别创建起始和结束时间边界区域，并将它们的定时与未延迟写入使能信号或时钟信号的定时进行比较。
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